特許
J-GLOBAL ID：201603008094503916
半導体集積回路装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：特許公報
出願番号（国際出願番号）：特願2012-016091
公開番号（公開出願番号）：特開2013-154427
特許番号：特許第5914010号
出願日： 2012年01月30日
公開日（公表日）： 2013年08月15日
請求項（抜粋）：
【請求項1】 以下の工程を含む半導体集積回路装置の製造方法:
(a)第1の主面および第2の主面を有する半導体ウエハの前記第1の主面上に、配線層およびMEMS素子を形成する工程;
(b)前記MEMS素子の可動部分を固定する工程;
(c)前記(b)工程の後、前記MEMS素子の前記可動部分が固定された状態で、前記半導体ウエハの前記第1の主面上の前記配線層上に、再配線層を形成する工程;
(d)前記(c)工程の後、前記MEMS素子の前記可動部分が固定された状態で、前記半導体ウエハに対して、ダイシングを実行する工程;
(e)前記(d)工程の後、前記半導体ウエハの前記第1の主面側に対して、エッチング処理を実行することより、前記MEMS素子の前記可動部分の前記固定を解く工程、
ここで、前記(d)工程は、前記半導体ウエハの前記第2の主面をダイシングテープに貼り付けた状態で、実行され、
前記MEMS素子は、気圧センサであり、
前記MEMS素子は、前記工程(d)において以下を有する:
(x1)前記半導体ウエハの前記第1の主面上に設けられた下部電極;
(x2)前記下部電極上に設けられたキャビティ;
(x3)前記半導体ウエハの前記第1の主面上において、前記キャビティを覆うように設けられたダイヤフラム型上部電極;
(x4)前記ダイヤフラム型上部電極を外界から隔離するダイヤフラムカバー、
さらに、ここで、前記工程(b)は、保護膜によって前記ダイヤフラムカバーに明けられた通気孔を塞ぐことによって実行される。
IPC (5件)：
B81C 1/00 ( 200 6.01)
, B81B 7/02 ( 200 6.01)
, H01L 21/301 ( 200 6.01)
, H01L 29/84 ( 200 6.01)
, G01L 9/00 ( 200 6.01)
B81C 1/00
, B81B 7/02
, H01L 21/78 Q
, H01L 29/84 Z
, G01L 9/00 301 A
出願人引用 (7件)
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審査官引用 (7件)
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