特許
J-GLOBAL ID:201603008493891687
半導体装置
発明者:
,
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2016-111175
公開番号(公開出願番号):特開2016-195258
出願日: 2016年06月02日
公開日(公表日): 2016年11月17日
要約:
【課題】専有面積が小さく、高集積化、大記憶容量化が可能な半導体装置を提供する。【解決手段】書き込みと読み出しで、共通のビット線BLを使用することで、単位メモリセル当たりの配線数を削減する。書き込みは、書き込み用トランジスタ202をオン状態とし、書き込み用トランジスタ202のソース電極またはドレイン電極の一方と、読み出し用トランジスタ201のゲート電極が電気的に接続されたノードNDに、ビット線BLの電位を供給し、その後、書き込み用トランジスタ202をオフ状態とすることにより、ノードNDに所定量の電荷を保持させる。読み出しは、容量素子264に接続された信号線211を読み出し信号線とするか、読み出し用のトランジスタ201のソース電極またはドレイン電極の一方と接続された信号線221を読み出し信号線として、読み出し信号線に読み出し用の電位を供給し、その後、ビット線BLの電位を検知することで行う。【選択図】図1
請求項(抜粋):
半導体材料を含む基板と、
前記半導体材料を含む基板に設けられたチャネル形成領域と、
前記半導体材料を含む基板に設けられた前記チャネル形成領域を挟むように設けられた一対の不純物領域と、
前記半導体材料を含む基板上の第1の絶縁膜と、
前記第1の絶縁膜上の第1のゲート電極と、
前記第1のゲート電極上の第2の絶縁膜と、
前記第2の絶縁膜に設けられた開口を介して、前記一対の不純物領域のそれぞれと電気的に接続された第1のソース電極及び第1のドレイン電極と、
前記第2の絶縁膜上の第2のソース電極及び第2のドレイン電極と、
前記第2のソース電極上及び前記第2のドレイン電極上の酸化物半導体層と、
前記酸化物半導体層上の第3の絶縁膜と、
前記第3の絶縁膜上の第1の電極及び第2のゲート電極と、を有し、
前記第1のゲート電極は、前記第2のソース電極又は前記第2のドレイン電極の一方と電気的に接続され、
前記第1の電極は、前記第2のソース電極又は前記第2のドレイン電極の一方と重なる領域を有し、
前記領域は、容量素子としての機能を有し、
前記酸化物半導体層は、真性又は実質的に真性であることを特徴とする半導体装置。
IPC (6件):
H01L 21/824
, H01L 27/108
, H01L 29/786
, H01L 21/823
, H01L 27/088
, G11C 11/405
FI (5件):
H01L27/10 321
, H01L29/78 613Z
, H01L29/78 618B
, H01L27/08 102E
, G11C11/34 352B
Fターム (141件):
5F048AB01
, 5F048AC01
, 5F048AC10
, 5F048BA01
, 5F048BA14
, 5F048BA16
, 5F048BA19
, 5F048BA20
, 5F048BB05
, 5F048BB08
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, 5F048BB10
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, 5F048BG12
, 5F048BG13
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, 5F083AD01
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, 5F083AD60
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, 5M024HH11
, 5M024PP01
, 5M024PP03
, 5M024PP04
, 5M024PP05
, 5M024PP07
, 5M024PP09
引用特許:
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