特許
J-GLOBAL ID：201603009605447161
フィードバックループにおける位相補正を備えた位相ロックドループ
発明者：
出願人/特許権者：
代理人 (11件)：
蔵田 昌俊
, 福原 淑弘
, 野河 信久
, 峰 隆司
, 河野 直樹
, 砂川 克
, 井関 守三
, 井上 正
, 佐藤 立志
, 岡田 貴志
, 堀内 美保子
公報種別：特許公報
出願番号（国際出願番号）：特願2014-525058
特許番号：特許第5908587号
出願日： 2012年08月01日
請求項（抜粋）：
【請求項1】 位相ロックドループ(PLL)のフィードバックループにおいて位相誤差を補正するための周波数シンセサイザであって、
誤差信号を生成するために、位相補正済み出力信号を基準クロックと比較する手段と、
前記誤差信号をフィルタリングする手段と、
前記フィルタリングされた誤差信号に基づいた周波数を有する発振器出力を作成する手段と、
時間平均フラクショナル分周比を達成するために整数分周比を選択する手段と、
前記選択された整数分周比で、前記発振器出力の前記周波数を分割する手段と、
前記位相補正済み出力信号を生成するために、前記分割された発振器出力の位相を調整する手段と、ここにおいて、前記調整する手段は、1つ以上の受信された制御信号を使用する、
および、
受信された時間平均フラクショナル分周比に基づいて瞬時整数分周比を出力する手段と、
累算分周比誤差を生成するために、前記時間平均フラクショナル分周比と前記瞬時整数分周比との差分を累算する手段と、
利得正規化比率誤差を得るために、利得正規化係数で、前記累算分周比誤差をスケーリングする手段と
オフセットを前記利得正規化比率誤差に加算する手段と、
前記オフセットされた比率誤差を切り捨てる手段と、
位相補正回路で使用される遅延エレメントを交互にするために、前記切り捨てられた比率誤差に基づいて、前記制御信号を生成する手段と、を備える、前記制御信号を決定する手段と、
を備える周波数シンセサイザ。
IPC (3件)：
H03L 7/197 ( 200 6.01)
, H03L 7/183 ( 200 6.01)
, H03L 7/081 ( 200 6.01)
H03L 7/18 A
, H03L 7/18 B
, H03L 7/08 J
