特許
J-GLOBAL ID：201603009705955024
ストレージ制御装置,プログラマブル論理回路の復旧処理方法及び制御プログラム
発明者：
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出願人/特許権者：
代理人 (2件)：
真田 有
, 山本 雅久
公報種別：特許公報
出願番号（国際出願番号）：特願2012-215904
公開番号（公開出願番号）：特開2014-071576
特許番号：特許第6011210号
出願日： 2012年09月28日
公開日（公表日）： 2014年04月21日
請求項（抜粋）：
【請求項1】 通信装置により上位装置に接続され、記憶装置に対するデータアクセスを制御するストレージ制御装置であって、
プログラマブル論理回路が備える設定情報用メモリのソフトエラーを検出する検出部と、
前記通信装置と前記上位装置との通信パスの状態を変移させる通信制御部と、
前記プログラマブル論理回路の前記設定情報用メモリの修復処理を行なう修復処理部と、
を備え、
前記検出部がソフトエラーを検出すると、前記通信制御部は、前記上位装置に対して通信制御信号を出力して前記上位装置にパス切断を認識させないことで、前記通信装置と前記上位装置との通信パスの状態をビジー状態に変移させることを特徴とする、ストレージ制御装置。
IPC (1件)：
FI (3件)：
G06F 3/06 305 A
, G06F 3/06 305 F
, G06F 3/06 304 N
出願人引用 (5件)
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審査官引用 (3件)
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