特許
J-GLOBAL ID：201603010962602157
並列パイプライン化ハードウェアにおけるストリームスケジューリング方法および装置
発明者：
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出願人/特許権者：
代理人 (5件)：
特許業務法人浅村特許事務所
, 浅村 皓
, 浅村 肇
, 清水 邦明
, 大日方 和幸
公報種別：特許公報
出願番号（国際出願番号）：特願2012-031618
公開番号（公開出願番号）：特開2012-174268
特許番号：特許第6001873号
出願日： 2012年02月16日
公開日（公表日）： 2012年09月10日
請求項（抜粋）：
【請求項1】 パイプライン化並列ストリームプロセッサに対するハードウェア設計を発生する方法であって、前記方法は、
コンピューティングデバイス上で、前記パイプライン化並列ストリームプロセッサの一部としてハードウェア内に実装されるプロセスを指示する処理操作を定義するステップと、
コンピューティングデバイス上で、前記処理操作をタイムドメイン内の並列構造として表わすグラフをクロックサイクルの関数として定義するステップであって、前記グラフは前記パイプライン化並列ストリームプロセッサに対するハードウェア設計として実装される少なくとも1つのデータパスを含み、かつデータ値がその中をストリーミングできるように構成された複数の並列分岐を含み、前記または各データパスは少なくとも1つの入力、少なくとも1つの出力、前記パイプライン化並列ストリームプロセッサの一部としてハードウェア内に実装されるハードウェアエレメントに直接対応する少なくとも1つの個別オブジェクトを含むものとして表わされ、前記または各個別オブジェクトは1クロックサイクル以上機能を実行するように動作することができ、かつ予め定義されたレーテンシが関連付けられており、前記予め定義されたレーテンシは前記ハードウェアエレメントが前記機能を実行するのに要する時間を表し、前記データ値は増加するクロックサイクルの関数として前記データパス中を少なくとも1つの入力から少なくとも1つの出力まで伝播するステップと、
コンピューティングデバイス上で、前記少なくとも1つのデータパスおよび前記グラフの関連付けられたレーテンシを1組の代数線形不等式として定義するステップと、
コンピューティングデバイス上で、前記1組の代数線形不等式を解くステップと、
コンピューティングデバイス上で、前記解かれた線形不等式を使用して前記グラフ内の前記少なくとも1つのデータパスを最適化して最適化されたグラフを作り出すステップと、
コンピューティングデバイス上で、前記最適化されたグラフを利用してハードウェア内に実装する最適化されたハードウェア設計を前記パイプライン化並列ストリームプロセッサとして定義するステップと、
さらに、コンピューティングデバイス上で、データパス内の特定のポイントにある少なくとも1つのストリームオフセットオブジェクトを提供するステップを含み、
前記ストリームオフセットオブジェクトは、特定のクロックサイクルおよびデータパス内の前記特定のポイントに対して、前記特定のクロックサイクルとは異なるクロックサイクルからのデータ値へアクセスするように動作することができ、そして、
前記少なくとも1つのストリームオフセットオブジェクトは前記特定のクロックサイクルから変数に依存するクロックサイクル数だけオフセットしたクロックサイクルからのデータ値へアクセスするように動作することができ、前記変数の値は前記最適化されたハードウェア設計が前記パイプライン化並列ストリームプロセッサとしてハードウェア内に実装された後で指定される、
方法。
IPC (1件)：
FI (2件)：
G06F 17/50 654 M
, G06F 17/50 656 A
審査官引用 (1件)
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A Java-Based System for FPGA Programming
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