特許

J-GLOBAL ID：201603017581077123

汎用グラフィクス処理装置における計算リソースパイプライン化

発明者： ボウルド、アレクセイ・ブイ. ,  グルバー、アンドリュー ,  クルスティク、アレクサンドラ・エル. ,  シンプソン、ロバート・ジェイ. ,  シャープ、コリン ,  ユ、チュン
出願人/特許権者： クゥアルコム・インコーポレイテッド
代理人 (4件)： 蔵田 昌俊 ,  福原 淑弘 ,  井関 守三 ,  奥村 元宏
公報種別：特許公報
出願番号（国際出願番号）：特願2013-549593
特許番号：特許第5996554号
出願日： 2012年01月13日
請求項（抜粋）：

【請求項1】 汎用グラフィクス処理装置(GPGPU)であって、 処理パイプラインのステージとして選択的に動作するように構成された前記GPGPUの2以上のプログラム可能な並行処理装置と、 前記並行処理装置間の移送のためにデータを保持するように構成された前記GPGPUの1以上のローカルメモリバッファであって、前記ローカルメモリバッファの各々が前記処理パイプラインにおける前記並行処理装置のうち少なくとも2つの間で直接接続される、1以上のローカルメモリバッファと、 ここにおいて、前記データは、前記ローカルメモリバッファを介して、前記並行処理装置の一方から前記並行処理装置の他方へと直接受け渡される、 前記処理パイプライン内のデータシーケンスを保持するように構成された制御装置であって、データセットのデータスレッドのシーケンスを記録するために前記並行処理装置のうちの少なくとも1つに前記データセットが入るときにシーケンス決定カウンタを実行し、前記シーケンス決定カウンタによって記録されるのと同じシーケンスで前記並行処理装置から前記データセットの前記データスレッドをリリースするために前記並行処理装置のうちの前記少なくとも1つから前記データセットが出るときにシーケンスエンフォーシングバリアを実行するように構成された制御装置と を備えるGPGPU。

IPC (1件)：

G06F 9/54 ( 200 6.01)

FI (1件)：

G06F 9/46 480 B

引用特許：

審査官引用 (5件)

• ディジタル信号処理装置
  公報種別：公表公報   出願番号：特願2002-548578   出願人：コーニンクレッカフィリップスエレクトロニクスエヌヴィ
• 画像処理装置及びプログラム
  公報種別：公開公報   出願番号：特願2006-179258   出願人：富士ゼロックス株式会社, 富士フイルムホールディングス株式会社
• 待ち行列管理方式
  公報種別：公開公報   出願番号：特願平5-069951   出願人：三菱電機株式会社
• 情報処理装置、情報処理方法、プログラム及び記録媒体
  公報種別：公開公報   出願番号：特願2009-141372   出願人：NECパーソナルプロダクツ株式会社
• データ処理装置、印刷システムおよびプログラム
  公報種別：公開公報   出願番号：特願2009-088709   出願人：セイコーエプソン株式会社