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J-GLOBAL ID:201702212400319029   整理番号:17A0635607

垂直インターコネクトとアンダーフィルディスペンス用の貫通シリコンビア(TSV)による3Dチップスタッキング

3D chip stacking with through silicon-vias (TSVs) for vertical interconnect and underfill dispensing
著者 (4件):
資料名:
巻: 27  号:ページ: 045012,1-10  発行年: 2017年04月 
JST資料番号: W1424A  ISSN: 0960-1317  CODEN: JMMIEZ  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: イギリス (GBR)  言語: 英語 (EN)
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半導体産業の動向は,小型化,薄型化,軽量化が進んでいる。今日では,IC密度と高度なパッケージング方法の両方が,二次元で限界に達している。本研究では,電気的接続用の複数の相互接続TSVとアンダーフィルディスペンス用の中央TSVを備えた試験車両を紹介する。本稿で提示されたテストビークルは3Dダイ/インターポーザスタックパッケージである。各インターポーザは,垂直相互接続用の複数の導電性接着剤充填TSVと,アンダーフィル分配用の中央TSVとを含む。試験車両の組み立ては,相互接続TSVのための導電性接着剤充填から始まり,続いて単層組立および単一層の垂直積み重ねが行われた。相互接続TSVの充填は,はんだペーストを回路基板に塗布するスキージ印刷プロセスと同様のディスペンシングおよびスキージ方法を使用した。オーガ・バルブを介してインターポーザの相互接続TSVに導電性接着剤が分配され,その後インターポーザ表面に残った接着剤残留物がスキージによって除去された。
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分類 (2件):
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半導体集積回路  ,  固体デバイス材料 
タイトルに関連する用語 (5件):
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