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J-GLOBAL ID:201702213885811570   整理番号:17A1002979

貫通電流の時間変動を抑制したTDC+Single-Slope ADCの回路構成

Time variation reduction of shoot-through current for TDC+Single-Slope ADC architecture
著者 (6件):
資料名:
巻: 117  号: 166(SDM2017 31-49)  ページ: 27-30  発行年: 2017年07月24日 
JST資料番号: S0532B  ISSN: 0913-5685  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: 日本 (JPN)  言語: 日本語 (JA)
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従来手法である複数位相型Time to Digital Converter(TDC)に代わって,直交位相検出TDCを用いたSingle-Slope ADCを提案する。9-bit Single-Slope Analog to Digital Converter(ADC)と3-bit TDCからなる12-bit ADCの設計・試作を行った。具体的には,アンプ,ラッチドコンパレータ,エンコーダ,9-bitカウンタ,Correlated Double Sampling(CDS)用データバッファから構成される。従来手法に比べ,3-bit TDCにおいて発振器のステージ数は4から2になった。また,貫通電流の時間変動の低減をシミュレーションで確認した。(著者抄録)
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分類 (2件):
分類
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AD・DA変換回路  ,  撮像・録画装置 
引用文献 (4件):
タイトルに関連する用語 (4件):
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