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J-GLOBAL ID：201702213885811570   整理番号：17A1002979

貫通電流の時間変動を抑制したTDC+Single-Slope ADCの回路構成

Time variation reduction of shoot-through current for TDC+Single-Slope ADC architecture

著者 (6件)： 横山紗由里 (北大 大学院情報科学研究科) ,  池辺将之 (北大 大学院情報科学研究科) ,  NA Sokuzinn (北大 大学院情報科学研究科) ,  高前田伸也 (北大 大学院情報科学研究科) ,  本村真人 (北大 大学院情報科学研究科) ,  浅井哲也 (北大 大学院情報科学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 117  号： 166(SDM2017 31-49)  ページ： 27-30  発行年： 2017年07月24日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 従来手法である複数位相型Time to Digital Converter(TDC)に代わって,直交位相検出TDCを用いたSingle-Slope ADCを提案する。9-bit Single-Slope Analog to Digital Converter(ADC)と3-bit TDCからなる12-bit ADCの設計・試作を行った。具体的には,アンプ,ラッチドコンパレータ,エンコーダ,9-bitカウンタ,Correlated Double Sampling(CDS)用データバッファから構成される。従来手法に比べ,3-bit TDCにおいて発振器のステージ数は4から2になった。また,貫通電流の時間変動の低減をシミュレーションで確認した。(著者抄録)

シソーラス用語： *電流 ,  *AD変換器 ,  *経時変化 ,  *CMOS構造 ,  *イメージセンサ ,  *信号 ,  *位相検波 ,  回路シミュレーション ,  発振器 ,  *コンパレータ ,  *計数器 ,  CMOSイメージセンサ ,  *MOS構造
準シソーラス用語： *貫通電流 ,  *時間ディジタル変換器 ,  時間変動 ,  *直交信号

分類 (2件)： AD・DA変換回路  (NC05080M) ,  撮像・録画装置  (ND12032E)

引用文献 (4件)：

• D. Uchida, M. Ikebe, J. Motohisa and E. Sano, ′′A 12-bit,5.5-μW Single-Slope ADC using Intermittent Working TDC with Multi-Phase Clock Signals′′ ICECS 2014, Dec. 2014
• M. Shin, M. Ikebe, J. Motohisa and E. Sano, ′′Column Parallel Single-Slope ADC with Time to Digital Converter for CMOS Imager′′ ICECS 2010, Dec. 2010
• T. Toyama et al., IEEE International Solid-State Circuits Conference, San Francisco, CA,2011. pp.420-422
• S. Naraghi, M. Courcy, and M.P. Flynn, ′′A 9-bit, 14μ Wand 0.06? Pulse Position Modulation ADC in 90 nm Digital CMOS′′ , IEEE Journal of Solid-State Circuits, vol.45, no.9, pp.1870-1880, Sept. 2010

タイトルに関連する用語 (4件)： 貫通電流 ,  時間変動 ,  ADC ,  回路構成