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J-GLOBAL ID：201702214969927796   整理番号：17A0223306

65nmのSOTB CMOS技術におけるきめの細かいボディバイアスを用いる電力の再構成可能なFPGAの低いオーバヘッドの設計

Low Overhead Design of Power Reconfigurable FPGA with Fine-Grained Body Biasing on 65-nm SOTB CMOS Technology

著者 (2件)： HIOKI Masakazu (Nanoelectronics Research Institute, National Institute of Advanced Industrial Science and Technology (AIST)) ,  KOIKE Hanpei (Nanoelectronics Research Institute, National Institute of Advanced Industrial Science and Technology (AIST))
資料名： IEICE Transactions on Information and Systems (Web)  (IEICE Transactions on Information and Systems (Web))
巻： E99.D  号： 12  ページ： 3082-3089(J-STAGE)  発行年： 2016年 
JST資料番号： U0469A  ISSN： 1745-1361  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 微粒化ボディバイアスを有するフィールドプログラマブルゲートアレイ(FPGA)は,満足のいく静的電力低減を示した。逆に,FPGAでは,MUX,バッファおよびLUTのような単体回路のスレッショルド電圧(Vt)をFPGAにプログラムするために,追加のボディバイアスセレクタと電気絶縁領域が必要となるため,FPGAのオーバヘッドが大きくなった。本稿では,微粒化ボディバイアスを用いたFPGAの低オーバヘッド設計について示した。このFPGAを,65nm SOTB CMOS技術で設計し,製造した。TEGによって信頼性を検証し,ボディバイアスセレクタを小型化することを指定するカスタム化デザインルールを採用するだけでなく,従来のデザインと比較してFPGAタイル面積が39%小さくなり,4,4000のVt領域がある900のFPGAタイルをもたらした。さらに,1.2Vから0.5Vの電源電圧範囲で32ビットのバイナリカウンタを実装することによって,チップ性能を評価した。カウンタ回路を,それぞれ1.2Vと0.5Vの電源電圧で72MHzと14MHzの周波数で動作させた。最良の場合,0.5Vの電源電圧と0.5Vの逆バイアス電圧でFPGAの単体回路で80%の静的電力節約を実現した。単体回路に加えてコンフィグレーションメモリやボディバイアスセレクタを含むチップ全体では,各電源電圧で0.3Vの逆ボディバイアス電圧を印加することで,約30%の実効静的電力低減を維持した。(翻訳著者抄録)

シソーラス用語： バイアス ,  電子技術 ,  *可能性 ,  *FPGA ,  *負荷 ,  微粒化 ,  消費電力 ,  記憶装置 ,  CMOS技術
準シソーラス用語： ボディバイアス ,  *再構成可能 ,  *オーバヘッド ,  フィールドプログラマブルゲートアレイ ,  電力低減 ,  メモリ

著者キーワード (4件)： FPGA ,  programmable V_t ,  body biasing ,  static power

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (19件)：

• [1] F. Li, Y. Lin, L. He, and J. Cong, “Low-power FPGA using predefined dual-Vdd/dual-Vt fabrics,” Proceedings of the 2004 ACM/SIGDA 12th International Symposium on Field Programmable Gate Arrays, pp.42-50, 2004.
• [2] A. Rahman and V. Polavarapuv, “Evaluation of Low-Leakage Design Techniques for Field Programmable Gate Arrays,” Proceedings of the 2004 ACM/SIGDA 12th International Symposium on Field Programmable Gate Arrays, pp.23-30, 2004.
• [3] A. Gayasen, Y. Tsai, N. Vijaykrishnan, M. Kandemir, M.J. Irwin, and T. Tuan, “Reducing Leakage Energy in FPGAs Using Region-Constrained Placement,” Proceedings of the 2004 ACM/SIGDA 12th International Symposium on Field Programmable Gate Arrays, pp.51-58, 2004.
• [4] J.H. Anderson and F.N. Najim, “Low-power programmable routing circuitry for FPGAs,” Proceedings of the 2004 IEEE/ACM International Conference on Computer-Aided Design, pp.602-609, 2004.
• [5] Y. Lin, F. Li, and L. He, “Routing Track Duplication with Fine-Grained Power-Gating for FPGA Interconnect Power Reduction,” Proceedings of the 2005 Asia and South Pacific Design Automation Conference, pp.645-650, 2005.

タイトルに関連する用語 (6件)： CMOS技術 ,  ボディバイアス ,  再構成 ,  FPGA ,  オーバヘッド ,  設計