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J-GLOBAL ID：201702215934949096   整理番号：17A0464879

ステレオマッチングプロセッサの電力と面積に及ぼす3D積層とテクノロジスケーリングの影響

The Impact of 3D Stacking and Technology Scaling on the Power and Area of Stereo Matching Processors

著者 (5件)： OK Seung-Ho (Samsung Electronics, Gyeonggi-do, KOR) ,  LEE Yong-Hwan (Kumoh National Inst. of Technol., Gumi, KOR) ,  SHIM Jae Hoon (Kyungpook National Univ., Daegu, KOR) ,  LIM Sung Kyu (Georgia Inst. of Technol., GA, USA) ,  MOON Byungin (Kyungpook National Univ., Daegu, KOR)
資料名： Sensors (Web)  (Sensors (Web))
巻： 17  号： 2  ページ： WEB ONLY  発行年： 2017年02月 
JST資料番号： U7015A  ISSN： 1424-8220  CODEN： SENSC9  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： スイス (CHE)  言語： 英語 (EN)

抄録/ポイント： 最近,インテリジェントロボットや自律型車両などのリアルタイム組み込みシステムでは,最小限のハードウェア源と低消費電力を実現するステレオマッチングプロセッサが採用されている。一方,Si貫通電極(TSV)のおかげで,高性能回路の要求を満たす実用的なソリューションとして,3次元(3D)積層技術が登場した。本論文では,ステレオマッチングプロセッサでの3D積層とプロセステクノロジスケーリングの利点を紹介した。GlobalFoundriesの130nmおよびNangateの45nmプロセス設計キットを使用して2層の3D積層ステレオマッチングプロセッサを実装し,包括的な設計上の利点を確認するため,2次元(2D)対応のものと比較した。さらに,筆者等は,3D積層型集積回路(IC)とデバイス技術の進歩による電力の利点を特定するため,さまざまな解析から知見を検証した。実験から,提案した3D積層型ICは,2D IC対応部品と比較して,面積43%,電力13%,配線長14%の削減を得ることを観測した。さらに,TSVの使用を最小限に抑えるパイプラインベースのハードウェアアーキテクチャーに適した論理分割法を紹介した。(翻訳著者抄録)

シソーラス用語： ステレオマッチング ,  *知能ロボット ,  *消費電力 ,  *バイアホール ,  プロセス設計 ,  集積回路 ,  演算プロセッサ
準シソーラス用語： *インテリジェントロボット ,  *低消費電力 ,  *Si貫通電極 ,  プロセッサ

分類 (1件)： 専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (2件)： 面積 ,  3D