Accelerator-in-Switchのための動的部分再構成

天野英晴; 鶴田千晴

文献

J-GLOBAL ID：201702218925886319 整理番号：17A0979681

Accelerator-in-Switchのための動的部分再構成

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資料名：
巻： 117 号： 153(CPSY2017 16-39) ページ： 203-208 発行年： 2017年07月19日
JST資料番号： S0532B ISSN： 0913-5685 資料種別：会議録 (C)
記事区分：原著論文発行国：日本 (JPN) 言語：日本語 (JA)

大規模なFPGAは高速なスイッチハブに用いられることが多く,内部の余剰ロジックを用いて,転送中のデータに対してアクセラレーションを行うことができる。しかし,このようなアクセラレータは従来アドホックに設計,実装されており,一般的な設計フレームワークが存在しなかった。本稿では,FPGA上でスイッチハブとアクセラレータを密接に接続するフレームワークAccelerator-in-Switch(AiS)を提案し,PEACH3上に二種類のアクセラレータ,REDモジュールとLETモジュールを実装した。アクセラレータのインタフェースをAvalon MMバスに,データ交換方式を共有メモリに統一し,スイッチ部分とアクセラレータ部分を分離し,部分再構成を用いることで,スイッチハブの動作を止めることなく複数のアクセラレータを交換することができる。スイッチハブの設計に影響を及ぼすことなく,アクセラレータが設計可能であり,設計時に必要とする時間も43%減少することを示した。実装したPEACH3上のREDモジュールとLETモジュールは,CPUでの処理に対してそれぞれ45倍,5.3倍の性能向上を実現した。(著者抄録)

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入出力インタフェイス

引用文献 (14件)：

A.Hayashi, H.Matsutani. An FPGA-Based In-NIC Cache Approach for Lazy Learning Outlier Filtering. In 25th Euromicro International Conference on Parallel, Distributed and Network-based Processing (PDP), March. 2017.
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C.Scannapieco, and et.al. The Aquila comparison project: the effects of feedback and numerical methods on simulations of galaxy formation. volume 423, pages 1726-1749. Blackwell Publishing Ltd, 2012.
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E.S.Fukuda, H.Inoue, T.Takenaka, D.Kim, T.Sadahira, T.Asai, and M.Motomura. Caching Memcached at Reconfigurable Network Interface. In Proc. of the FPL14, Sept 2014.

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