多数決関数を用いた並列プレフィックス加算器の実現と最適化

松本大輝; 柳澤政生; 木村晋二

文献

J-GLOBAL ID：201702221927910061 整理番号：17A1942797

多数決関数を用いた並列プレフィックス加算器の実現と最適化

Implementation and Optimization of Parallel Prefix Adders Using Majority Function

出版者サイト複写サービスで全文入手 {{ this.onShowCLink("http://jdream3.com/copy/?sid=JGLOBAL&noSystem=1&documentNoArray=17A1942797&COPY=1") }}
高度な検索・分析はJDreamⅢで {{ this.onShowJLink("http://jdream3.com/lp/jglobal/index.html?docNo=17A1942797&from=J-GLOBAL&jstjournalNo=S0532B") }}

著者 (3件)： , ,
資料名：
巻： 117 号： 274(DC2017 33-67) ページ： 109-114 発行年： 2017年10月30日
JST資料番号： S0532B ISSN： 0913-5685 資料種別：会議録 (C)
記事区分：原著論文発行国：日本 (JPN) 言語：日本語 (JA)

近年のFPGAやポストCMOSデバイスでは,3入力の多数決演算を効率よく実現でき,3入力の多数決演算に基づく回路構成法が盛んに研究されている。これまで加算器等で素子削減が報告されていたが,具体的な構成法は示されていなかった。ここでは,プレフィックスグラフで表された加算回路を多数決演算でシステマティックに実現する手法と,桁上げ生成の性質を用いた多数決素子数削減手法を示している。提案削減手法で,プレフィックスグラフをシステマティックに実現する場合と比較して素子数および電力遅延積の削減を達成した。(著者抄録)

, , , , ,

論理回路

引用文献 (8件)：

Luca Amaru, Pierre-Emmanuel Gaillardon and Giovanni De Micheli, ′′Majority-based synthesis for nanotechnologies,′′ Design Automation Conference (ASP-DAC), 2016 21st Asia and South Pacific, pp.499-502, Jan. 2016.
Pradeep S. Nair et al., ′′Topology selection of FPGA look-up tables for low-leakage operation,′′ Field Programmable Logic and Applications (FPL), 2015 25th International Conference on, pp73-76, Aug. 2009.
T. Tanaka and Y. Matsunaga, ′′Efficient Cut Enumeration Heuristics for Depth-Optimum Technology Mapping for LUT-Based FPGAs,′′ IEICE Transactions on Fundamentals of Electronics Communications and Computer Sciences, pp1-6, Dec. 2009.
Luca Amaru, Pierre-Emmanuel Gaillardon and Giovanni De Micheli, ′′Boolean logic optimization in majority-inverter graph,′′ Design Automation Conference (DAC), 2015 52nd ACM/EDAC/IEEE, pp.1-6, July. 2015.
Luca Amaru, Pierre-Emmanuel Gaillardon and Giovanni De Micheli, ′′Majority-Inverter Graph: A New Paradigm for Logic Optimization,′′ IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol.35, No.5, pp.806-819, May. 2016.

, , , ,

前のページに戻る