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J-GLOBAL ID：201702223705041605   整理番号：17A0545328

有限要素法におけるOpenCL FPGA高速化検討

Consideration of OpenCL FPGA Acceleration on Finite Element Method

著者 (7件)： 田宮豊 (富士通研) ,  一場利幸 (富士通研) ,  THACH David (富士通研) ,  富田憲範 (富士通研) ,  藤澤久典 (富士通研) ,  河村薫 (富士通研) ,  岡澤重信 (山梨大 工)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 116  号： 511(DC2016 84-108)  ページ： 99-104  発行年： 2017年03月02日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 近年,FPGAは高性能化と大規模化が進んできており,従来CPUで実行しているアプリケーションを加速する,ハードウェアアクセラレータとしての需要が高まっている。FPGAをアルゴリズムレベルから設計する技術としてOpenCLや高位合成が実用化されているが,十分な速度性能を引き出すためには深いハードウェア設計の知識と経験が必要なことが知られている。我々は,ハードウェア知識を持たないソフトウェア設計者を対象にした,アプリケーションのFPGA化フローを提案する。このフローは,アプリケーションソースコードを入力として,ハードウェア/ソフトウェア分割とアーキテクチャ設計の工程を経て,OpenCLを使って回路に実装する。本論文では,実アプリケーションのFPGA化フローにおける課題を調査することを目的に,有限要素法衝突解析アプリケーションのOpenCL FPGA化トライアルを実施した。パイプライン動作を考慮したデータフロー解析とモジュール分割を実施する事により,CPUコアに対して55.7倍の速度向上をOpenCLで達成した。(著者抄録)

シソーラス用語： *FPGA ,  *有限要素法 ,  高速計算 ,  衝突 ,  フレームワーク【ソフトウェア開発】 ,  並列処理 ,  システム設計
準シソーラス用語： ハードウェアアクセラレータ ,  衝突解析 ,  OpenCL ,  高位合成

分類 (1件)： 計算機システム開発  (JD02010R)

引用文献 (7件)：

• Intel Corp., “Intel FPGA SDK for OpenCL”. https://www.altera.com/products/design-software/embedded-software-developers/opencl/developer-zone.html.
• Xilinx Inc., “Vivado Design Suite User Guide: High-Level Synthesis (UG902)”, 2015.
• 日本塑性加工学会編, “非線形有限要素法”. コロナ社, 1994年.
• T. Belytschko, et al., “Nonlinear Finite Elements for Continua and Structures”, John Wiley & Sons, Ltd., 2014.
• 金堂剣史郎, “非線形動的構造解析ソフトウェアLS-DYNAの高速化への取組み”, 雑誌富士通 63, 3, p.345-351, 2012.

タイトルに関連する用語 (4件)： 有限要素法 ,  OpenCL ,  FPGA ,  高速化