24kVサージ単離と25.4A500Mb/s200pJ/b金型への金型双方向リンクと0.18μm CMOSによる共鳴誘導結合を用いた50kV/μs CMR【Powered by NICT】

Mukherjee Subhashish; Bhat Anoop Narayan; Shrivastava Kumar Anurag; Bonu Madhulatha; Sutton Benjamin; Gopinathan Venugopal; Thiagarajan Ganesan; Patki Abhijit; Malakar Jhankar; Krishnapura Nagendra

文献

J-GLOBAL ID：201702224253910138 整理番号：17A0417640

24kVサージ単離と25.4A500Mb/s200pJ/b金型への金型双方向リンクと0.18μm CMOSによる共鳴誘導結合を用いた50kV/μs CMR【Powered by NICT】

25.4 A 500Mb/s 200pJ/b die-to-die bidirectional link with 24kV surge isolation and 50kV/μs CMR using resonant inductive coupling in 0.18μm CMOS

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資料名：
巻： 2017 号： ISSCC ページ： 434-435 発行年： 2017年
JST資料番号： W2441A 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

チップに基づくディジタルアイソレータはより高い速度とより高い分離能力[1+2]のために開発されている。これらは容量結合[3]と変圧器結合[4]のような種々のカップリング機構を利用した。これら技術の限界は,データ速度と遮断性能[2]を達成するために,高品質の絶縁体(酸化物,ポリアミド)による低分離(絶縁による距離DTI<30μm)を維持する必要があることである。これらはIEC60747 5 5とVDE0884 10により推奨された強化分離を満たすために高価な特殊プロセス開発と特殊包装技術を必要とする。ミリ波及び光学解を用いて実装された他の高速ダイ間通信技術は高価であり単離のための設計されていない。本研究では,二種の標準180nm CMOSダイスは500μm以上のDTIと並べて置かれた分離技術を提案し,パッケージ成形化合物単離材料で規則的な平面MCMフローを用いた一緒にパッケージされ,>24kVサージ分離能力と500Mb/s以上175pJ/bで非同期双方向リンクを達成した。チャネル利得は共鳴を使用して最大化した。利得はチャネル状態変数をリセットすることによりチャネル帯域幅から分離した。これはデータ速度を向上させるのに役立つ帯域幅によって意味しているものを越えて,。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

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半導体集積回路 , 集積回路一般

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