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J-GLOBAL ID：201702224553434979   整理番号：17A1635463

FPGAフロアプランを介したストリーミングステンシル時間ステップ設計の最適化【Powered by NICT】

Optimizing streaming stencil time-step designs via FPGA floorplanning

著者 (5件)： Rabozzi Marco (Politecnico di Milano, Milan, Italy) ,  Natale Giuseppe (Politecnico di Milano, Milan, Italy) ,  Festa Biagio (Politecnico di Milano, Milan, Italy) ,  Miele Antonio (Politecnico di Milano, Milan, Italy) ,  Santambrogio Marco D. (Politecnico di Milano, Milan, Italy)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： FPL  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ステンシル計算を種々の高パフォーマンスコンピューティングシナリオにおけるアルゴリズムの高度再発性のクラスを表す。ストリーミングステンシル時間ステップ(SST)アーキテクチャはフィールドプログラマブルゲートアレイ(FPGA)上のステンシル計算の最近の実装である。本論文では,1)設計におけるインスタンシエーション基本モジュールの最大化と2)設計フロアプランの最適化により与えられたFPGAデバイスのための最大性能レベルを達成できるSSTベースアーキテクチャのための自動化フレームワークを提案した。実験結果は,提案したアプローチは15×に関してナイーブ設計空間探索アプローチまでの設計時間を短縮し,13%の性能を改善することを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *FPGA ,  *フロアプラン ,  アルゴリズム ,  再発 ,  自動化 ,  計算機アーキテクチャ ,  *最適化
準シソーラス用語： 設計空間探索 ,  ステンシル計算 ,  *時間ステップ , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (5件)： FPGA ,  フロアプラン ,  時間ステップ ,  設計 ,  最適化