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J-GLOBAL ID：201702225023432062   整理番号：17A1029622

20 40 μm I/Oピッチインターポーザのためのエキシマレーザーアブレーションと表面平面プロセスによる2 5 μm幅と空間における埋込みトレンチ再分布層【Powered by NICT】

Embedded Trench Redistribution Layers at 2- $5¥mu ¥text{m}$ Width and Space by Excimer Laser Ablation and Surface Planer Processes for 20- $40¥mu ¥text{m}$ I/O Pitch Interposers

著者 (5件)： Suzuki Yuya (3-D Packaging Research Center, Georgia Institute of Technology, Atlanta, GA, USA) ,  Hichri Habib (Suss Microtec, Corona, CA, USA) ,  Wei Frank (Disco Corporation, Tokyo, Japan) ,  Sundaram Venky (3-D Packaging Research Center, Georgia Institute of Technology, Atlanta, GA, USA) ,  Tummala Rao (3-D Packaging Research Center, Georgia Institute of Technology, Atlanta, GA, USA)
資料名： IEEE Transactions on Components, Packaging, and Manufacturing Technology  (IEEE Transactions on Components, Packaging, and Manufacturing Technology)
巻： 7  号： 6  ページ： 838-845  発行年： 2017年 
JST資料番号： W0590B  ISSN： 2156-3950  CODEN： ITCPC8  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 二ドライフィルム高分子誘電体,味の素ビルドアップ膜とpreimidizedポリイミドに埋め込まれたトレンチ法による2~5μmラインアンドスペースの形成とメタライゼーションの最初の例示の一つについて報告し,化学的機械的平坦化を用いない。8~15μm厚ドライフィルム誘電体中のトレンチ及びバイアを308nmエキシマレーザアブレーションとそれに続く銅電着によるトレンチ及びバイアのメタライゼーションによって形成された。低コスト平坦化プロセスを用いて,表面平面工具による銅表土を除去した。材料とプロセスの最適化セットを用いて,2~5μmのトレンチ及びバイアをもつ多層再分布層を成功裏に実証した。シリコンウエハ上の薄膜プロセスはインターポーザのための40μm I/Oピッチを達成することができたが,この論文で統合された材料とプロセスがはるかに高いスループットで大型パネル製造へのスケーラブル,低コストでインターポーザと高密度ファンアウト包装とシリコンインターポーザよりも高い性能である。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 誘電体 ,  銅 ,  *再分布 ,  電着 ,  最適化 ,  メタライゼーション ,  高分子 ,  多層 ,  化学機械研磨 ,  スループット
準シソーラス用語： *インターポーザ ,  シリコンウエハ ,  平坦化 ,  ドライフィルム ,  *トレンチ , 【Automatic Indexing@JST】

分類 (3件)： プリント回路  (NA05040O) ,  固体デバイス製造技術一般  (NC03030V) ,  固体デバイス材料  (NC03020K)

タイトルに関連する用語 (6件)： ピッチ ,  インターポーザ ,  プロセス ,  埋込み ,  トレンチ ,  再分布