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J-GLOBAL ID：201702227779661866   整理番号：17A1396192

RTレベル対マイクロアーキテクチャ・レベル信頼性評価:ARM(R)皮質(R)-A9CPUの事例研究【Powered by NICT】

RT Level vs. Microarchitecture-Level Reliability Assessment: Case Study on ARM(R) Cortex(R)-A9 CPU

著者 (7件)： Chatzidimitriou Athanasios ,  Kaliorakis Manolis ,  Gizopoulos Dimitris ,  Iacaruso Maurizio ,  Pipponzi Mauro ,  Mariani Riccardo ,  Carlo Stefano Di
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： DSN-W  ページ： 117-120  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： Reliability1assessmentは常に計算システムの設計における主要な関心事である。評価の結果は,再設計サイクルを誘発する増強を明らかにし,ガイド早期の正確な信頼性評価は大変重要である。初期信頼性解析の目的のために,設計(初期設計段階で利用できる)の抽象モデルは典型的に使用されている。が,これらのモデルは,実際の最終設計と比較して,完全に正確でないかもしれない。既存の文献はこの不正確さを定量化していない,レジスタトランスファレベル(RTL)と同じ市販マイクロプロセッサ設計のマイクロアーキテクチャレベル信頼性評価の比較。本論文では,RTLの統計的故障注入と同じ市販ARM(R)皮質(R)-A9プロセッサのマイクロアーキテクチャモデルを用いた信頼性評価を行った。評価は,同じベンチマーク負荷とハードウェア構造の等価配置を用いて行った。結果は,RTLモデルと比較して,ほぼ200倍高速化微細構造モデルはL1データキャッシュの脆弱性推定にレジスタファイルと3パーセンタイル単位(20%)の脆弱性推定に0.7パーセンタイル単位(10%)の平均差を報告したことを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 信頼性解析 ,  *事例研究 ,  高速化 ,  モデル ,  演算プロセッサ ,  計算機システム ,  微細構造 ,  ベンチマーク ,  マイクロプロセッサ
準シソーラス用語： レジスタファイル ,  脆弱性 ,  データキャッシュ ,  故障注入 ,  *信頼性評価 ,  *マイクロアーキテクチャ , 【Automatic Indexing@JST】

分類 (1件)： CAD,CAM  (JE10000A)

タイトルに関連する用語 (5件)： RT ,  マイクロアーキテクチャ ,  信頼性評価 ,  皮質 ,  研究