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J-GLOBAL ID：201702229035857328   整理番号：17A0885766

単層および数層遷移金属ジカルコゲン化物MOSFETを用いたモノリシック3D論理回路とSRAMセルの性能と安定性ベンチマーキング【Powered by NICT】

Performance and Stability Benchmarking of Monolithic 3-D Logic Circuits and SRAM Cells With Monolayer and Few-Layer Transition Metal Dichalcogenide MOSFETs

著者 (3件)： Yu Chang-Hung (Department of Electronics Engineering, Institute of Electronics, National Chiao Tung University, Hsinchu, Taiwan) ,  Su Pin (Department of Electronics Engineering, Institute of Electronics, National Chiao Tung University, Hsinchu, Taiwan) ,  Chuang Ching-Te (Department of Electronics Engineering, Institute of Electronics, National Chiao Tung University, Hsinchu, Taiwan)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 64  号： 5  ページ： 2445-2451  発行年： 2017年 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 初めて,モノリシック3D統合のアーキテクチャを考慮して,三次元論理回路の性能とITRS2028(5.9 nm)技術ノードに基づく単層および数層遷移金属ジカルコゲン化物(TMD)デバイスによる三次元6T SRAMセルの安定性/性能を評価し,ベンチマーク。細胞安定性に対するランダム変動の影響も調べた。モノリシック3D統合により可能になったnFETとpFET層の単層または数層TMDを採用の可能性を,本論文では,三層TMDデバイスは,その高い移動度にもかかわらず三次元論理回路の性能をかなり低下させることがあることを示した。二重層nFET層上の単分子層pFET層を積層プレーナ技術と比較して6tいき上の光SRAMのためのより良い公称安定性と読出し/書込み性能を提供する可能性があることを明らかにしたが,近/サブしきい値操作のための最適三次元配置は単分子層nFET層上の単分子層pFET層であると思われる。6Tセル構造に加えて,8T SRAMセルはほぼthreshold/subthreshold動作のためのモノリシック3D集積を用いて調べた。二層pFET層形態上の単分子層nFET層は最適三次元8t近傍threshold/subthresholdセル設計であることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *三次元 ,  計算機アーキテクチャ ,  *単一層 ,  単分子層 ,  *論理回路 ,  ベンチマーク ,  *MOSFET ,  プレーナ技術 ,  *SRAM ,  移動度
準シソーラス用語： セル設計 ,  二層 ,  サブ閾値 ,  二重層 ,  *ベンチマーキング , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  トランジスタ  (NC03070N)

タイトルに関連する用語 (9件)： 単層 ,  遷移金属ジカルコゲン化物 ,  MOSFET ,  3D ,  論理回路 ,  SRAM ,  セル ,  安定性 ,  ベンチマーキング