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J-GLOBAL ID：201702229463754825   整理番号：17A0020606

プロセス変動を前提としてゲートサイジングを用いた組合せ回路のソフトエラー率の低減【Powered by NICT】

Soft Error Rate Reduction of Combinational Circuits Using Gate Sizing in the Presence of Process Variations

著者 (2件)： Raji Mohsen (Computer Engineering and IT Department, School of Electrical and Computer Engineering, Shiraz University, Shiraz, Iran) ,  Ghavami Behnam (Department of Engineering, Shahid Bahonar University of Kerman, Kerman, Iran)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 25  号： 1  ページ： 247-260  発行年： 2017年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 組合せ論理回路におけるソフトエラーは,ナノスケールVLSI設計のための重要な信頼性問題として浮上している。本論文では,プロセス変動の存在下での組合せ回路のソフトエラー率(SER)を低減するための新規の感度に基づくゲートサイジング方法論を提示した。提案した方法は,統計的最適化問題を定式化するために,ランダム変数として回路ゲートのSERの統計をモデル化に基づいている。増分解析のための能力を持つ後方横断アルゴリズムはSERランダム変数の回路ゲートの分布を計算するために開発した。回路SERに大きく貢献するゲートは統計的順序づけによるアプローチを用いた候補集合における選択したゲートリサイジングアルゴリズムを提案した。提案したアルゴリズムは,SER削減と面積オーバヘッドをした。実験結果は,提案した方法論を用いて,回路統計的SERは10%プロセス変動比で10%の面積オーバヘッドを犠牲にして最悪ケース方法論を用いて得られた回路の14.8%SER削減と比較して56.4%まで低減できることを示した。結果はまた,提案した方法は,同じ実験条件で,最も最近公表された同様の研究,統計的ソフトエラー率推定(CASSER)に対する閉形式の解析を用いて得られたものと比較して約40%以上のSER削減を達成することを示した。提案した最適化アルゴリズムの実行時間を比較CASSERに基づく最適化により,提案した方法は,その増分分析特性によるCASSERより二~桁高速であることが観察された。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： モデリング ,  *ソフトエラー ,  *組合せ回路 ,  最適化 ,  高速度 ,  アルゴリズム
準シソーラス用語： 実行時間 ,  閉形式 ,  順序づけ ,  増分解析 ,  ランダム変数 ,  ナノスケール ,  *ソフトエラー率 ,  *ゲートサイジング ,  *プロセス変動 , 【Automatic Indexing@JST】

分類 (2件)： 論理回路  (NC05070B) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： プロセス変動 ,  ゲートサイジング ,  組合せ回路 ,  ソフトエラー率