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J-GLOBAL ID：201702230918382907   整理番号：17A1640762

熱的に分離された低エネルギー相変化メモリのための二重層誘電体スタック【Powered by NICT】

Dual-Layer Dielectric Stack for Thermally Isolated Low-Energy Phase-Change Memory

著者 (6件)： Fong Scott W. (Department of Electrical Engineering and Stanford SystemX Alliance, Stanford University, Stanford, CA, USA) ,  Neumann Christopher M. (Department of Electrical Engineering and Stanford SystemX Alliance, Stanford University, Stanford, CA, USA) ,  Yalon Eilam (Department of Electrical Engineering and Stanford SystemX Alliance, Stanford University, Stanford, CA, USA) ,  Rojo Miguel Munoz (Department of Electrical Engineering and Stanford SystemX Alliance, Stanford University, Stanford, CA, USA) ,  Pop Eric (Department of Electrical Engineering and Stanford SystemX Alliance, Stanford University, Stanford, CA, USA) ,  Wong H.-S. Philip (Department of Electrical Engineering and Stanford SystemX Alliance, Stanford University, Stanford, CA, USA)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 64  号： 11  ページ： 4496-4502  発行年： 2017年 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 高リセットエネルギーは相変化メモリ(PCM)デバイスのための進行中の問題である。以前の研究は,より小さなPCMスイッチング体積と熱絶縁は,リセットエネルギーを減少させることができることを示した。本論文では,SiO_2/Al_2O_3絶縁体の多層二重層スタック(DLS)と平面状に囲まれたPCMデバイスを作製し,測定した。接触面積500×20nm,長さ2μmの素子は18.25±15.8pJの例外的に低いリセットエネルギーと0.94±0.51MA/cm~2の低リセット電流密度を示した。DLSを実施SiO_2~単離デバイスと比べてリセットエネルギーの60%減少を可能にした。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *誘電体 ,  多層 ,  スイッチング ,  単離 ,  絶縁体
準シソーラス用語： リセット電流 ,  接触面積 ,  *二重層 ,  *相変化メモリ ,  *低エネルギー , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 低エネルギー ,  相変化メモリ ,  二重層 ,  誘電体 ,  スタック