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J-GLOBAL ID：201702234470757071   整理番号：17A1359712

BRein記憶:65nm CMOSで作製した13層4.2K neuron/0 8Mシナプス二元/三元再構成可能メモリ深部ニューラルネットワーク加速器【Powered by NICT】

BRein memory: A 13-layer 4.2 K neuron/0.8 M synapse binary/ternary reconfigurable in-memory deep neural network accelerator in 65 nm CMOS

著者 (11件)： Ando Kota (Hokkaido University, Sapporo, Japan) ,  Ueyoshi Kodai (Hokkaido University, Sapporo, Japan) ,  Orimo Kentaro (Hokkaido University, Sapporo, Japan) ,  Yonekawa Haruyoshi (Tokyo Institute of Technology, Tokyo, Japan) ,  Sato Shimpei (Tokyo Institute of Technology, Tokyo, Japan) ,  Nakahara Hiroki (Tokyo Institute of Technology, Tokyo, Japan) ,  Ikebe Masayuki (Hokkaido University, Sapporo, Japan) ,  Asai Tetsuya (Hokkaido University, Sapporo, Japan) ,  Takamaeda-Yamazaki Shinya (Hokkaido University, Sapporo, Japan) ,  Kuroda Tadahiro (Keio University, Yokohama, Japan) ,  Motomura Masato (Hokkaido University, Sapporo, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： VLSI Circuits  ページ： C24-C25  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 二元/三元深層ニューラルネットワーク(DNN)のための多目的再構成可能な加速器を提案した。超並列メモリ内処理アーキテクチャを特徴とし,チップ上の13層,4.2Kニューロン,および0.8Mシナプスの最大値を持つ二元/三元DNNの多様性を保存する。0.6W,1.4TOPSチップCPU/GPU/FPGAより10~10~2と10~2~10~4倍優れていることを性能とエネルギー効率を達成した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *記憶装置 ,  深層 ,  ニューロン ,  *加速器 ,  *ニューラルネットワーク ,  *CMOS ,  FPGA ,  計算機アーキテクチャ ,  *シナプス ,  エネルギー効率 ,  *ディープニューラルネットワーク
準シソーラス用語： *再構成可能性 , 【Automatic Indexing@JST】

分類 (2件)： パターン認識  (JE07000S) ,  人工知能  (JE08000Z)

タイトルに関連する用語 (6件)： CMOS ,  作製 ,  シナプス ,  再構成可能 ,  深部ニューラルネットワーク ,  加速器