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J-GLOBAL ID：201702235257175012   整理番号：17A0680894

オンチップ配線に対するクロストークとエレクトロマイグレーションの統一システムレベル誤動作モデル

A unified system level error model of crosstalk and electromigration for on-chip interconnect

著者 (3件)： Lee Hyeonggeon (School of Information and Communication Eng., Sungkyunkwan University) ,  Park Jong Kang (School of Information and Communication Eng., Sungkyunkwan University) ,  Kim Jong Tae (School of Information and Communication Eng., Sungkyunkwan University)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 14  号： 5  ページ： 20161194(J-STAGE)  発行年： 2017年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 特徴寸法の連続的な縮小とはるかに複雑なIC構成は,配線の信頼性をその限界まで追いこんでおり,多くの耐故障性の配線方式が提案されている。システムレベルでは,各部品の最適な組み合わせを選択するための実シナリオのプラットフォームシミュレーションが実行され,さまざまな耐故障性方式も比較されている。実シナリオのプラットフォームシミュレーションでは,白色ノイズに加えて,より実用的な誤動作モデルが必要である。そこで本論文では,クロストークやエレクトロマイグレーションの物理的挙動に関する回帰分析を用いた単純なノイズと誤動作確率の統合的なモデルを提案した。このモデルは,システムレベルのシミュレーションに使用して,最適な耐故障性方式を選択することができた。本論文の統合したクロストークグリッチ,遅延モデルはリファレンスモデルに対して99%以上の精度があり,システムレベルのシミュレーションにも適用できた。65nm,32nm,22nmの技術を用いて配線の寄生成分を抽出した。(翻訳著者抄録)

シソーラス用語： *配線 ,  *超小形回路技術 ,  *クロストーク ,  *エレクトロマイグレーション ,  *誤動作 ,  サイジング ,  縮小 ,  信頼度 ,  確率モデル
準シソーラス用語： IC信頼性 ,  *オンチップ ,  サイズ縮小

著者キーワード (4件)： signal integrity ,  fault-tolerant ,  interconnect ,  reliability

分類 (2件)： プリント回路  (NA05040O) ,  半導体集積回路  (NC03162T)

引用文献 (10件)：

• [1] T. Nikolicet al.: “Low-power fault-tolerant interconnect method based on LCDMA and duplication,” Microelectron. Reliab. 55 (2015) 272 (DOI: 10.1016/j.microrel.2014.09.029).
• [2] X. Bai and S. Dey: “High-level crosstalk defect simulation methodology for system-on-chip interconnects,” IEEE Trans. Comput. Aided Design IC Syst. 23 (2004) 1355 (DOI: 10.1109/TCAD.2004.833612).
• [3] Y. Ogasaharaet al.: “Quantitative prediction of on-chip capacitive and inductive crosstalk noise and tradeoff between wire cross-sectional area and inductive crosstalk effect,” IEICE Trans. Fundamentals E90-A (2007) 724 (DOI: 10.1093/ietfec/e90-a.4.724).
• [4] D. Pamunuwaet al.: “Maximizing throughput over parallel wire structures in the deep submicrometer regime,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst. 11 (2003) 224 (DOI: 10.1109/TVLSI.2003.810800).
• [5] D. Bekiaris, et al.: “Reliability breakdown analysis of an MP-SoC platform due to interconnect wear-out,” Proc. of the 2nd Workshop on the Design For Reliability, HIPEAC (2010).

タイトルに関連する用語 (4件)： オンチップ ,  エレクトロマイグレーション ,  誤動作 ,  モデル