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J-GLOBAL ID：201702238317255818   整理番号：17A1640748

NiSiソース/ドレインをもつ誘電体工学ドーパント偏析Schottky障壁MOSFETの設計と研究【Powered by NICT】

Design and Investigation of Dielectric Engineered Dopant Segregated Schottky Barrier MOSFET With NiSi Source/Drain

著者 (2件)： Kale Sumit (Department of Electronics and Communication Engineering, VLSI Electron Device and Nano-Technology Research Group, PDPM-Indian Institute of Information Technology Design and Manufacturing, Jabalpur, India) ,  Kondekar Pravin N. (Department of Electronics and Communication Engineering, VLSI Electron Device and Nano-Technology Research Group, PDPM-Indian Institute of Information Technology Design and Manufacturing, Jabalpur, India)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 64  号： 11  ページ： 4400-4407  発行年： 2017年 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,けい化ニッケル(NiSi)金属ソース/ドレインSchottky障壁(SB)MOSFET(SBMOS)における低オン状態電流の重要な問題を解決するために,著者らはゲート誘電体工学を用いた新しい誘電体工学(DE)ドーパント偏析(DS)SBMOS構造について報告している。提案したデバイスでは,二種類の異なるゲート誘電体材料を採用した。高kゲート誘電体は,ドレイン側でソース側と低kゲート誘電体で使用されている。高kゲート誘電体下,電子蓄積は大きなゲート誘電体容量密度により増加した。その結果,ソース側ドーパント偏析層の枯渇の減少は,電子注入のためのSBトンネル幅を減少させた。,オン状態電流(I_ON)の改善が得られた。さらに,low-kゲート誘電体とドレイン側ドーパント偏析層は正孔注入に有効なSB高さとトンネル幅を増加させた。,オフ状態電流(I_OFF)は抑制された。提案したデバイスの最適化は,高kおよび低kゲート誘電体の長さを調節することにより行った。添加では,完全な高kゲート誘電体を有するSBMOS,DS SBMOS,DS SBMOSにオフ電流比(I_ON/I_OFF),サブ閾値スイング(SS),トランスコンダクタンス(g_m),相互コンダクタンス生成因子(g_m/I_D),カットオフ周波数(f_T),利得帯域幅積(f_A)にONの観点から提案したデバイスの性能を比較した。さらに,DE DS SBMOS作製のための可能なプロセスフローを提案した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： ゲート絶縁膜 ,  電流 ,  最適化 ,  *MOSFET ,  金属 ,  相互コンダクタンス ,  *Schottky障壁 ,  遮断周波数
準シソーラス用語： サブ閾値スイング ,  オフ状態 ,  正孔注入 ,  電子注入 ,  オン状態 ,  ケイ化ニッケル ,  *ドーパント偏析 , 【Automatic Indexing@JST】

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (8件)： ソース ,  ドレイン ,  誘電体工学 ,  ドーパント偏析 ,  Schottky障壁 ,  MOSFET ,  設計 ,  研究