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J-GLOBAL ID：201702238883397050   整理番号：17A1568148

準閾値動作に対する予荷電局所ビットライン共用SRAMアーキテクチャ【Powered by NICT】

Pre-Charged Local Bit-Line Sharing SRAM Architecture for Near-Threshold Operation

著者 (4件)： Oh Tae Woo (School of Electrical and Electronic Engineering, Yonsei University, Seoul, South Korea) ,  Jeong Hanwool (School of Electrical and Electronic Engineering, Yonsei University, Seoul, South Korea) ,  Park Juhyun (School of Electrical and Electronic Engineering, Yonsei University, Seoul, South Korea) ,  Jung Seong-Ook (School of Electrical and Electronic Engineering, Yonsei University, Seoul, South Korea)
資料名： IEEE Transactions on Circuits and Systems 1: Regular Papers  (IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻： 64  号： 10  ページ： 2737-2747  発行年： 2017年 
JST資料番号： C0226B  ISSN： 1549-8328  CODEN： ITCSCH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本稿では,近しきい電圧動作のための予め蓄積した局所ビット線共有(PCLBS)スタティックランダムアクセスメモリ(SRAM)を提案した。以前の局所ビットライン共用SRAM,平均8tとフルスイング局所ビット線(FSLB)SRAMなどでは,複数のビットセルは,高い読み出し安定性のための小容量を持つ局所ビット線対を共有している。しかし,局所ビット線の完全な開発を達成できないため,平均8T SRAMは,かなり大きな遅延を持っている。一方,FSLB SRAMは,遅延を減少させるが十分な読取り感知マージンを達成する制御信号のタイミング制約を必要とする。提案PCLBS SRAMは,タイミング制約のない局所ビット線対を開発する完全による高読み出し速度を達成した。さらに,提案したPCLBS SRAMは,それぞれ,書き込み経路における予め蓄積した局所ビット線方式と伝送ゲートを適用することにより,読取安定性と書込能力を向上させた。22nm FinFET技術に基づいて,FSLBと提案したPCLBS SRAMは0.44と0.4Vの最小動作電圧であったが,5σ標的読取安定性と書込能力収率を達成した。FSLB SRAMと比較して,提案したPCLBS SRAMは,各最小動作電圧で21%少ないエネルギーを消費し,0.4Vの動作電圧で57%小さい遅延を示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *SRAM ,  計算機アーキテクチャ ,  制御信号 ,  電荷 ,  共同利用
準シソーラス用語： 動作電圧 ,  FinFET ,  タイミング制約 ,  閾値電圧 ,  *ビット線 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： 閾値 ,  荷電 ,  ビットライン ,  共用 ,  SRAM ,  アーキテクチャ