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J-GLOBAL ID：201702240354681776   整理番号：17A0680907

0.13um CMOSにおける400-MS/s 10-b 8インターリーブSAR ADC

A 400-MS/s 10-b 8 interleaved SAR ADC in 0.13 um CMOS

著者 (6件)： Zhu Xiaoge (Insititute of Microelectronics of Chinese Academy of Sciences) ,  Zhu Xiaoge (University of Chinese Academy of Sciences) ,  Zhou Lei (Insititute of Microelectronics of Chinese Academy of Sciences) ,  Wu Danyu (Insititute of Microelectronics of Chinese Academy of Sciences) ,  Wu Jin (Insititute of Microelectronics of Chinese Academy of Sciences) ,  Liu Xinyu (Insititute of Microelectronics of Chinese Academy of Sciences)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 14  号： 5  ページ： 20170067(J-STAGE)  発行年： 2017年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,8チャンネルの時間インターリーブ型SAR ADCを提案した。入力帯域幅を改善するための新しいサンプリング構造を提案し,時間スキュー較正も回避した。コンパレータのオフセット補正は,低電力チャージポンプを使用したボディ電圧調整によって達成した。各チャネルには,安定した基準電圧とゲインミスマッチ修正のためのそれぞれのオンチップリファレンスバッファがあった。そのプロトタイプは1P6M0.13μmCMOS技術で製作した。400MS/sでは,そのADCは19.1MHzおよび451MHzでそれぞれ50.84dBおよび45.7dBのSNDRを達成した。消費電力は200mWであり,性能指数(FOM)は1.76pJ/con-stepであった。(翻訳著者抄録)

シソーラス用語： *AD変換器 ,  信号 ,  帯域幅 ,  *コンパレータ ,  *電圧 ,  *不整合 ,  *利得 ,  CMOS ,  雑音特性
準シソーラス用語： *SAR-ADC ,  SNDR ,  *ゲイン ,  *ミスマッチ ,  *基準電圧 ,  入力信号

著者キーワード (5件)： analog-to-digital converter ,  SAR ,  time-interleaved ,  offset calibration ,  adjustable reference buffer

分類 (2件)： AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T)

引用文献 (14件)：

• [1] B. Razavi: “Design consideration for interleaved ADCs,” IEEE J. Solid-State Circuits 48 (2013) 1806 (DOI: 10.1109/JSSC.2013.2258814).
• [2] E. Alpman, et al.: “A 1.1 V 50 mW 2.5 GS/s 7 b time-interleaved C-2C SAR ADC in 45 nm LP digital CMOS,” ISSCC Dig. Tech. Papers (2009) 76 (DOI: 10.1109/ISSCC.2009.4977315).
• [3] H. Hong, et al.: “A 2.6 b/cycle-architecture-based 10 b 1.7 GS/s 15.4 mW 4× time-interleaved SAR ADC with a multistep hardware-retirement technique,” ISSCC Dig. Tech. Papers (2015) 470 (DOI: 10.1109/ISSCC.2015.7063130).
• [4] C. Y. Lin, et al.: “A 10 b 2.6 GS/s time-interleaved SAR ADC with background time-skew calibration,” ISSCC Dig. Tech. Papers (2016) 468 (DOI: 10.1109/ISSCC.2016.7418110).
• [5] B. R. S. Sung, et al.: “A 21 fJ/conv-step 9 ENOB 1.6 GS/s 2× time-interleaved FATI SAR ADC with background offset and timing-skew calibration in 45 nm CMOS,” ISSCC Dig. Tech. Papers (2015) 464 (DOI: 10.1109/ISSCC.2015.7063127).

タイトルに関連する用語 (4件)： CMOS ,  インターリーブ ,  SAR ,  ADC