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J-GLOBAL ID：201702240824577552   整理番号：17A1256990

7nmノードでのグラフェンを用いた銅相互接続の置換【Powered by NICT】

Replacing copper interconnects with graphene at a 7-nm node

著者 (6件)： Wang Ning C. (Department of Electrical Engineering, Stanford University, Stanford, CA 94305, USA) ,  Sinha Saurabh (ARM Inc., Austin, TX 78735, USA) ,  Cline Brian (ARM Inc., Austin, TX 78735, USA) ,  English Chris D. (Department of Electrical Engineering, Stanford University, Stanford, CA 94305, USA) ,  Yeric Greg (ARM Inc., Austin, TX 78735, USA) ,  Pop Eric (Department of Electrical Engineering, Stanford University, Stanford, CA 94305, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： IITC  ページ： 1-3  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 7nm FinFET技術における相互接続のためのグラフェンを調べた。考慮した複数のシナリオは,寸法や材料を変化させる現実的なグラフェン相互接続作製を反映した。グラフェンは線幅<30nmでは抵抗率の観点から銅よりも有利であるとして置換は3~rd BEOL金属層(M3)まで制限された。初期標準セルレベルでの解析は,最も有望なグラフェン相互接続シナリオのための市販の32ビットプロセッサのベンチマークに拡張した20nmの1.5μΩ・cmのバルク抵抗率(ρ_0),スタック高さ(h)を持つ、水平に配向したグラフェン相互接続。フルチップエネルギー遅延積(EDP)は,より短いグラフェンスタック高さは寄生容量を減少させるとして~8%まで改善した。抵抗による上のグラフェン接触抵抗の影響を考慮してもバイア抵抗は20×に増加するが,低性能目標はまだEDP改善を示し,電子設計自動化(EDA)ツール最適化から更なる改善の可能性を示唆した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 接触抵抗 ,  標準電池 ,  *グラフェン ,  自動設計 ,  ベンチマーク ,  *銅 ,  最適化 ,  電気抵抗率 ,  漂遊容量 ,  *相互接続
準シソーラス用語： BEOL ,  線幅 ,  FinFET , 【Automatic Indexing@JST】

分類 (1件)： 固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (5件)： ノード ,  グラフェン ,  銅 ,  相互接続 ,  置換