DRAM技術のためのBCAT過程における局所変動の研究【Powered by NICT】

Jeon Sanghyeon; Choi Jaehyun; Jung Hyuck-chai; Kim Senyung; Lee Taewoo

文献

J-GLOBAL ID：201702241109672346 整理番号：17A1036310

DRAM技術のためのBCAT過程における局所変動の研究【Powered by NICT】

Investigation on the local variation in BCAT process for DRAM technology

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著者 (5件)： , , , ,
資料名：
巻： 2017 号： IRPS ページ： FA-4.1-FA-4.2 発行年： 2017年
JST資料番号： W2441A 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

埋込みチャネルアレイトランジスタ(BCAT)はDRAMの同一領域の有効チャネル長を増加させながら,埋め込みワード線方式[1 2]とサブしきい値漏れを抑制するために使用されている。これまで現在次元とトポロジーの局所変動はDRAMの特性を制御する主要な懸念がされていない。,局所変動はサブ20nmデバイスにおける同定と制御が困難である。フィン高さの局所変化はDRAMの性能を決定する上で重要な役割を果たしており,この変動は,プロセス中の微妙な違いに起因する[3]。活性寸法とプロファイルを制御する局所変動を改善するための重要な因子であることを発見した。もセルトランジスタのアレイにおけるしきい値電圧の測定は局所変動を把握するために有効な方法であることを示唆した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

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半導体集積回路

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