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J-GLOBAL ID：201702241782844904   整理番号：17A1569852

フォールトトレラントマルチコアネットワーク・オン・チップのための段階バリエーションアウェアなタスクマッピング方式【Powered by NICT】

A two-stage variation-aware task mapping scheme for fault-tolerant multi-core Network-on-Chips

著者 (5件)： Zhang Lei (School of Information and Electronics, Beijing Institute of Technology, Beijing 100081, China) ,  Yang Jianxun (School of Information and Electronics, Beijing Institute of Technology, Beijing 100081, China) ,  Xue Chengbo (School of Information and Electronics, Beijing Institute of Technology, Beijing 100081, China) ,  Ma Yue (School of Information and Electronics, Beijing Institute of Technology, Beijing 100081, China) ,  Cao Shan (School of Information and Electronics, Beijing Institute of Technology, Beijing 100081, China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISCAS  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 技術スケーリングにより,プロセス変動は,性能,電力および信頼性に大きく影響し,特にマルチコアとメニーコアシステムのための。故障耐性マルチコアアーキテクチャは広く注目され,冗長コアを統合製造収率を改善した。本論文では,冗長なコアを持つマルチコアNoCのための提案した2段階で変化を意識したタスクマッピング法。最大範囲チップをカバーするために複数のタスクマッピング解を生成するために提示した静的遺伝的タスクマッピングアルゴリズム。,実行時に,一つの最適マッピング溶液を選定し,論理コアは利用可能な物理的コアに写像した。コア非対称性とトポロジー変化の両方は,提案した手法を考慮した。実験結果は,提案した手法は,性能収率を56%増加させると,通信コストは11.3%減少したことを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電力 ,  信頼性 ,  写像 ,  遺伝 ,  *フォールトトレランス ,  非対称性
準シソーラス用語： 通信コスト ,  トポロジー変化 ,  マルチコアアーキテクチャ ,  *マルチコアプロセッサ ,  プロセス変動 ,  *ネットワークオンチップ , 【Automatic Indexing@JST】

分類 (2件)： 計算機システム開発  (JD02010R) ,  ディジタル計算機方式一般  (JC02010O)

タイトルに関連する用語 (4件)： フォールトトレラント ,  段階 ,  タスク ,  マッピング