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J-GLOBAL ID：201702242388542940   整理番号：17A1729242

FWL RLSアルゴリズムのVHDL実現【Powered by NICT】

VHDL implementation of FWL RLS algorithm

著者 (3件)： Bellizia Davide (Department of Information, Electronic, Telecommunication Engineering, University of Rome Sapienza, Rome, Italy) ,  Monsurro Pietro (Department of Information, Electronic, Telecommunication Engineering, University of Rome Sapienza, Rome, Italy) ,  Trifiletti Alessandro (Department of Information, Electronic, Telecommunication Engineering, University of Rome Sapienza, Rome, Italy)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ECCTD  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： Frisch Waugh Lovell(FWL)再帰最小二乗(RLS)アルゴリズムは最近,低い計算コストと良好な数値的特性を持つRLSアルゴリズムとして提案されている。Xilinx Virtex7FPGA上に実装することに成功したことをVHDL実装を提案した。FWL RLSアルゴリズムはL~2+O(L)生成物の複雑さを有し,従来のRLSアルゴリズムのように1.5L~二零(L)。は全ての行列演算を除去し,L入力ベクトル問題を分離するL分離スカラー問題にため,は安定であり,従来のRLSよりも固定小数点演算においてしばしば速かった。L入力を持つRLSフィルタはL段階から構成されており,i段階(1={1, 2, ..., L})はL~+2-iPr-入力とL+Li出力を持つ。実装は,二ブロックに基づいている:スカラー推定ブロック(EB),各層の1回インスタンシエーションとL+Li同一フィルタリングブロック(FB)。L入力RLSモデルでは,L EBとL(L + l)/2FBである。入力を加えるinstantiating一つの付加的なEBとL+1FBsを含んでいる。1入力は第1層の除去が必要である。VHDL構造はモジュール型で,L.の異なる値に対して容易に調整することができた。はまた広範囲L値の過大評価ハードウェアコストを提示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： ベクトル ,  *VHDL ,  最小二乗法 ,  *アルゴリズム ,  固定小数点演算 ,  単一層 ,  スカラー ,  フィルタ
準シソーラス用語： 行列演算 ,  *RLS法 ,  計算コスト , 【Automatic Indexing@JST】

分類 (1件)： アンテナ  (ND06000M)

タイトルに関連する用語 (2件)： RLSアルゴリズム ,  VHDL