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J-GLOBAL ID：201702242674303513   整理番号：17A1645801

FPGAプラットフォーム上へのAESの動的再構成実装の開発【Powered by NICT】

Development of dynamic reconfiguration implementation of AES on FPGA platform

著者 (3件)： Burman Shuchishman (Department of Electronics and Communication Engineering, National Institute of Technology Meghalaya, Shillong 793003, Meghalaya India) ,  Rangababu P. (Department of Electronics and Communication Engineering, National Institute of Technology Meghalaya, Shillong 793003, Meghalaya India) ,  Datta Kamalika (Department of Computer Science and Engineering, National Institute of Technology Meghalaya, Shillong 793003, Meghalaya India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： DevIC  ページ： 247-251  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 設計の残りは走行中動的部分再構成は,FPGAのいくつかの選択された領域(s)を動的に変更する最新FPGAの能力である。この特徴は,種々の応用のための同一のハードウェアの再使用を可能にする。本論文では,様々な先進的暗号化標準(AES)鍵サイズ,を選択した。128ビット,192ビットおよび256ビット再構成のためのパラメータとして。高速と低面積AESのための動的再構成可能な実装はDigilentのZed基板(XC7z020CLG484 1)を開発した。提案した研究は,再構成のためのAESの二パイプラインバージョン,(i)モジュラパイプラインを用いた高速版,(ii)簡単なパイプラインを用いた面積効率的なバージョンを実装している。389.25、389.25および386.2MHzの最大動作周波数はモジュラパイプライン手法を用いて達成されているが,204.3%,203.7%と146.5MHzは,それぞれ128%,192%と256ビットAESに対応する簡単なパイプラインアプローチで得られた。得られたスループットはモジュラパイプライン用の49.8Gbpsから98.8Gbps,簡単なパイプライン構造では26.15~39.11Gbpsであった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *再構成 ,  *FPGA ,  再利用 ,  走行 ,  暗号 ,  スループット ,  高速度 ,  ハードウェア
準シソーラス用語： 動作周波数 ,  面積効率 ,  部分再構成 ,  *動的再構成 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  符号理論  (ND02030R)

タイトルに関連する用語 (6件)： FPGA ,  プラットフォーム ,  AES ,  動的再構成 ,  実装 ,  開発