文献

J-GLOBAL ID：201702243208140623   整理番号：17A1570717

デバイス-回路同時最適化フレームワークを用いたゲートオールアラウンドFETを基にした6T SRAM設計【Powered by NICT】

Gate-all-around FET based 6T SRAM design using a device-circuit co-optimization framework

著者 (3件)： Wang Luhao (Department of Electrical Engineering, University of Southern California, Los Angeles, CA, 90089) ,  Shafaei Alireza (Department of Electrical Engineering, University of Southern California, Los Angeles, CA, 90089) ,  Pedram Massoud (Department of Electrical Engineering, University of Southern California, Los Angeles, CA, 90089)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： MWSCAS  ページ： 1113-1116  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ゲートオールアラウンドナノワイヤトランジスタは連続CMOSスケーリングを可能にする最も有望な解決策の一つとして考えられている。FinFETと比較して,さらにチャネルよりも優れた静電的制御を提供することにより,短チャネル効果を抑制した。ユニークな装置構造のために,ゲートオールアラウンドナノワイヤトランジスタも3次元積層配置を利用することにより,より効率的なレイアウト設計を可能にした。本論文では,デバイス-回路同時最適化フレームワークを用いたゲートオールアラウンドナノワイヤトランジスタのための6T SRAMセル設計を研究した。デバイスレベルでは,TCADシミュレーションと電流源モデリング法はモデルを抽出するために適用した。水平,側方,垂直積層素子構造を有するレイアウト設計を検討した。回路レベルでは,読み出し書込みアシスト技術はナノワイヤのチャネルが影響を受けるSRAM安定性に及ぼす低オン電流の負の影響を軽減するために研究した。 300mVで運転すると,補助技術は6T SRAMの読み出し静的雑音余裕と書込静的雑音余裕を増やす比率は,82%と92%まで可能であった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *SRAM ,  短チャネル効果 ,  ナノワイヤ ,  シミュレーション ,  モデル ,  電流 ,  素子構造 ,  配置設計 ,  モデリング ,  チャネル
準シソーラス用語： 静的雑音余裕 ,  TCAD ,  FinFET ,  *ゲートオールアラウンド ,  *同時最適化 , 【Automatic Indexing@JST】

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (6件)： 同時最適化 ,  フレームワーク ,  ゲートオールアラウンド ,  FET ,  SRAM ,  設計