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J-GLOBAL ID：201702244354236995   整理番号：17A1570467

低電力AES-GCMは65nm SOTB CMOSプロセスにおける暗号化コアを認証【Powered by NICT】

A low power AES-GCM authenticated encryption core in 65nm SOTB CMOS process

著者 (4件)： Hoang Van-Phuc (Le Quy Don Technical University, 236 Hoang Quoc Viet Str., Hanoi, Vietnam) ,  Nguyen Van-Tinh (Le Quy Don Technical University, 236 Hoang Quoc Viet Str., Hanoi, Vietnam) ,  Nguyen Anh-Thai (Le Quy Don Technical University, 236 Hoang Quoc Viet Str., Hanoi, Vietnam) ,  Pham Cong-Kha (Graduate School of Informatics and Engineering, The University of Electro-Communications, 1-5-1 Chofugaoka, Chofu-shi, Tokyo, 182-8585, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： MWSCAS  ページ： 112-115  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,改良された四並列アーキテクチャ,高度な65nm SOTB CMOS技術と低複雑度クロックゲーティング法を組み合わせた低電力AES-GCM認証暗号化IPコアを提案した。結果として,提案したAES-GCMコアの消費電力は,文献で示された他のAES-GCM IPコアより低い僅か8.9mWであった。詳細実装結果についても示し,議論した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *暗号 ,  消費電力 ,  *CMOS
準シソーラス用語： IPコア ,  認証暗号 ,  クロックゲーティング ,  複雑度 ,  並列アーキテクチャ ,  *低電力化 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (7件)： 低電力 ,  AES ,  GCM ,  CMOSプロセス ,  暗号化 ,  コア ,  認証