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J-GLOBAL ID：201702251813888887   整理番号：17A1273325

HW/SW共通設計されたプロセッサ:課題,設計の選択と評価のためのシミュレーションのインフラストラクチャ【Powered by NICT】

HW/SW co-designed processors: Challenges, design choices and a simulation infrastructure for evaluation

著者 (8件)： Kumar Rakesh (University of Edinburgh, UK) ,  Cano Jose (University of Edinburgh, UK) ,  Brankovicy Aleksandar (Intel) ,  Pavlouz Demos (11pets) ,  Stavrouz Kyriakos (11pets) ,  Gibertx Enric (Pharmacelera) ,  Martinez Alejandro (ARM) ,  Gonzalez Antonio (Universitat Polite`cnica de Catalunya, Spain)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISPASS  ページ： 185-194  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 特に増加クロック周波数と深いパイプラインの従来の手法は,電力制約のためにさらに追求できないので,単一スレッド性能を改善する最新のマイクロプロセッサにおける主要課題である。,研究者は電力の壁になく,単一スレッド性能を高めるために非従来型アーキテクチャで求められている。NvidiaデンバーのようなHW/SW共通設計されたプロセッサは,有望な代替として出現している。しかし,それらが主流になる前に,HW/SW共通設計されたプロセッサは始動遅延などのいくつかの重要な課題を扱う,簡単なハードウェア,翻訳/最適化オーバヘッドなどの高い性能を提供する必要がある。これらの課題を満たすために異なる設計選択とトレードオフを評価するための基本的要件は,シミュレーション基盤を持つことである。残念なことに,今日利用可能なインフラストラクチャではない。前述のインフラストラクチャを構築,アーキテクチャのフレームワークのみならず,編集の複雑さを含む,重要な問題を提起している。シミュレーションインフラストラクチャーのためのHW/SW codesignedプロセッサ面と基本的要件は,これらの構造を標的とする鍵となる課題を同定した。さらに,DARCO,この領域の研究を可能にするシミュレーション基盤を提示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *シミュレーション ,  計算機アーキテクチャ ,  *演算プロセッサ ,  スレッド ,  ハードウェア ,  *インフラストラクチャー ,  マイクロプロセッサ ,  最適化 ,  電力
準シソーラス用語： 電力制限 ,  クロック周波数 , 【Automatic Indexing@JST】

分類 (2件)： ディジタル計算機方式一般  (JC02010O) ,  制御方式  (JC02030K)

タイトルに関連する用語 (5件)： 設計 ,  プロセッサ ,  評価 ,  シミュレーション ,  インフラストラクチャ