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J-GLOBAL ID：201702253522593879   整理番号：17A0697228

ディープサブミクロンCMOS VLSIのための強化されたハイブリッドパワーゲーティング構造を用いた待機と動的電力最小化【Powered by NICT】

Standby and dynamic power minimization using enhanced hybrid power gating structure for deep-submicron CMOS VLSI

著者 (4件)： Johannah J. Jeba (Department of ECE, St. Joseph’s College of Engineering, Chennai 600119, India) ,  Korah Reeba (Department of ECE, Alliance College of Engineering and design, Bangalore 652106, India) ,  Kalavathy Maria (Department of CSE, St.Joseph’s College of Engineering, Chennai 600119, India) ,  Sivanandham (Department of ECE, Vellore Institute of Technology, Vellore, India)
資料名： Microelectronics Journal  (Microelectronics Journal)
巻： 62  ページ： 137-145  発行年： 2017年 
JST資料番号： A0186A  ISSN： 0026-2692  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： CMOS技術のスケーリングダウンはゲートとゲート酸化膜下での導電性チャネルにおける高電場に起因するevadeデバイスbotchを支援する供給電圧を減少させる。電圧スケーリング回路電力消費を低下させるが,論理ゲートの遅延を増加させる悪いと性能は,ディープサブミクロンCMOS VLSI回路における大部分に分解される。良好な性能を達成するために,論理ゲートの遅延は減少しなければならない。サブミクロン技術における漏れ電力のトリミングの回路も大幅に動的電力を増加させた。本論文では,スリープトランジスタのためにゲートの大きな遅延を減少させるために提案した新しいハイブリッドMTCMOS技術,静的消費電力は,回路の動的電力消費に影響することなく減少した。16ビットリップルキャリー加算器のために,提案した手法は,静的電力消費と動的電力消費の55.5%の最大76.8%を節約することもできる。Copyright 2017 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： *電力 ,  *CMOS ,  消費電力 ,  電力消費 ,  チャネル ,  *超LSI ,  加算器
準シソーラス用語： 漏れ電力 ,  論理ゲート ,  電圧スケーリング ,  供給電圧 ,  ゲート酸化膜 ,  スケールダウン ,  CMOS技術 ,  *ディープサブミクロン , 【Automatic Indexing@JST】

著者キーワード (4件)： 低電力 ,  電力ゲーティング ,  漏れ電力 ,  電力散逸

分類 (1件)： 論理回路  (NC05070B)

タイトルに関連する用語 (7件)： ディープサブミクロン ,  CMOS ,  VLSI ,  強化 ,  パワーゲーティング ,  待機 ,  最小化