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J-GLOBAL ID：201702254325810710   整理番号：17A1635405

SABER誤差耐性回路の設計のための近似ビットの選択【Powered by NICT】

SABER: Selection of approximate bits for the design of error tolerant circuits

著者 (4件)： Sengupta Deepashree (Department of ECE, University of Minnesota, United States of America) ,  Snigdha Farhana Sharmin (Department of ECE, University of Minnesota, United States of America) ,  Jiang Hu (Department of ECE, Texas A&M University, United States of America) ,  Sapatnekar Sachin S. (Department of ECE, University of Minnesota, United States of America)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： DAC  ページ： 1-6  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 多種多様な誤差耐性の応用が小さな誤差を導入することにより,電力節約を達成する近似回路の使用を支持する。ビット近似の数を選択最適に解析的表現により,固定誤差収支によって制約された,電力節約を最大化する目的でこのような回路の設計のための迅速で新しいアルゴリズムを提案した。このアルゴリズムは,電力節約で30%以上による一様近似方式よりも性能が優れ,無視できる計算オーバヘッドであった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *近似法 ,  電力 ,  アルゴリズム
準シソーラス用語： 解析表現 , 【Automatic Indexing@JST】

分類 (1件)： 無線通信一般  (ND08010L)

タイトルに関連する用語 (6件)： SABER ,  誤差 ,  耐性 ,  設計 ,  近似 ,  ビット