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J-GLOBAL ID：201702255327557222   整理番号：17A1649744

16nm技術を用いたvedic乗算アルゴリズムを用いた高速8ビット二値乗算器の設計【Powered by NICT】

Design of high performance 8 bit binary multiplier using vedic multiplication algorithm with 16 nm technology

著者 (2件)： Dey Koyel (Department of Electronics & Telecommunication Engineering, Jadavpur University, Kolkata, India) ,  Chattopadhyay Sudipta (Department of Electronics & Telecommunication Engineering, Jadavpur University, Kolkata, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： IEMENTech  ページ： 1-5  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： インド式数学は古代インド数学のシステム,わずか16スートラまたは式に基づく解のユニークな技術を持っている。この技術は非常に速い速度で面倒な数学演算を行うために非常に有用である。この古代数学システムに触発されて,高速低電力8ビットディジタル乗算器は,非常に効率的な低電力16nm技術によるベーダ乗算アルゴリズムに基づいて,本論文で提案されている。既存の技法を越える提案した設計の優位性を確立するために,設計した乗算器の性能を,多重チャネルCMOS(McCMOS)技術と65nm技術で設計した乗算器の性能と比較した。全てのシミュレーションはSPICEシミュレーション環境を用いて行った。シミュレーション結果は,16nm技術を用いた提案された8ビットベーダ乗算器の電力遅延積は上述のような他の技術と比較して,はるかに少ないことを示し,それらを上回った。提案した技術は,将来の低電力高速ALUユニットを設計するために非常に有用であろう。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *乗算 ,  CMOS ,  インド ,  *高速度 ,  演算 ,  *乗算器 ,  *アルゴリズム ,  シミュレーション
準シソーラス用語： 電力遅延積 ,  マルチチャネル ,  低電力化 ,  古代 , 【Automatic Indexing@JST】

分類 (1件)： 論理回路  (NC05070B)

タイトルに関連する用語 (5件)： 乗算 ,  アルゴリズム ,  二値 ,  乗算器 ,  設計