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J-GLOBAL ID：201702256346022245   整理番号：17A1570608

双方向ゲート遅延線時間積分器を用いた低電力全ディジタルΔΣTDC【Powered by NICT】

Low-power all-digital ΔΣ TDC with bi-directional gated delay line time integrator

著者 (2件)： Park Young Jun (Department of Electrical and Computer Engineering, Ryerson University, Toronto, ON, Canada) ,  Yuan Fei (Department of Electrical and Computer Engineering, Ryerson University, Toronto, ON, Canada)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： MWSCAS  ページ： 679-682  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,低電力時間積分器と全ディジタル一次ΔΣ時間-ディジタル変換器(TDC)におけるその応用例を紹介した。時間積分はゲート信号として統合される時間変数を持つ双方向ゲート遅延線(BD GDL)を用いて実現した。時間変数の統合は,負荷キャパシタの電荷とゲート遅延段階の論理状態の蓄積を介して得られた。時間積分器とTDCの性能に影響する問題を検討した。時間積分器を利用した全ディジタル一次ΔΣTDCはIBM130~1.2V CMOS技術で設計した。430ps振幅と231kHzの周波数オーバサンプリング比54の正弦波時間入力は変調器で数値化した。TDCは一次反応速度モデル雑音成形と46μWを消費する信号帯域36~231kHzで39.98dBのSNRを提供した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： コンデンサ ,  正弦波 ,  *ディジタル方式 ,  周波数帯 ,  CMOS ,  *積分器 ,  変調器 ,  周波数
準シソーラス用語： 雑音成形 ,  オーバサンプリング ,  *時間積分 ,  時間ディジタル変換器 ,  *低電力化 , 【Automatic Indexing@JST】

分類 (4件)： AD・DA変換回路  (NC05080M) ,  ニューロコンピュータ  (JC06010Q) ,  半導体集積回路  (NC03162T) ,  変復調回路  (NC05050F)

タイトルに関連する用語 (6件)： 双方向 ,  ゲート遅延 ,  積分器 ,  低電力 ,  ディジタル ,  TDC