文献

J-GLOBAL ID：201702259654779183   整理番号：17A1347418

ナノスケールMOSFETモデリング:パート1:低電力アナログ回路設計のための単純化されたEKVモデル【Powered by NICT】

Nanoscale MOSFET Modeling: Part 1: The Simplified EKV Model for the Design of Low-Power Analog Circuits

著者 (3件)： Enz Christian (Swiss Federal Institute of Technology (EPFL), Neuchatel, Switzerland) ,  Chicco Francesco (Swiss Federal Institute of Technology (EPFL), Neuchatel, Switzerland) ,  Pezzotta Alessandro (Swiss Federal Institute of Technology (EPFL), Neuchatel, Switzerland)
資料名： IEEE Solid-State Circuits Magazine  (IEEE Solid-State Circuits Magazine)
巻： 9  号： 3  ページ： 26-35  発行年： 2017年 
JST資料番号： W2270A  ISSN： 1943-0582  CODEN： SCMOCC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： S implified電荷に基づくEnz Krummenacher Vittoz(EKV)[11]金属-酸化物-半導体電界効果トランジスタ(MOSFET)モデルを提示し,それは,その非常に少数のパラメータにもかかわらず先進相補型金属-酸化物-半導体(CMOS)プロセスに用いることができることを示した。反転係数(IC)の概念は,最初のオーバードライブ電圧V~G-V~T0を置換し,中程度から強い反転(SI),速度飽和(VS)の影響を含むによる動作点の全範囲に弱いからの基本的な設計パラメータとして導入した。飽和領域における単純化したモデルを用いて,異なる40と28nmバルクCMOSプロセスのための提示し検証した。からの弱い火花点火のための有効でのみVSパラメータmcを必要とし,飽和における正規化相互コンダクタンスの非常に単純な発現について述べた。正規化相互コンダクタンス効率G~m/I~D,低電力アナログ回路の設計のための重要な性能指数(FoM)である,の影響を含むICの関数として導出した。を40nmと二28nmバルクCMOSプロセスの測定データと弱いSIから検証することに成功した。正規化出力コンダクタンスG~ds/I~Dは正規化G~m/I~D特性よりがドレイン誘起障壁低下(DIBL)を説明する異なるパラメータをもつICと類似した依存性に従うことを示した。測定I~D-V~GおよびI~D-V~D特性からいくつかのパラメータを抽出するための方法論を詳述した。最後に,単純化したEKVモデルもオンインシュレータ(FDSOI)とFET28nmプロセス完全空乏化シリコンに対して用いられることができることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： コンダクタンス ,  *簡素化 ,  相互コンダクタンス ,  *MOSFET ,  *アナログ回路 ,  CMOS ,  酸化物 ,  *モデリング ,  性能指数 ,  電圧 ,  正規化 ,  半導体
準シソーラス用語： DIBL ,  CMOSプロセス ,  *低電力化 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  ディジタル計算機ハードウェア一般  (JC04010C)

タイトルに関連する用語 (8件)： ナノスケール ,  MOSFET ,  モデリング ,  パート ,  低電力 ,  アナログ回路設計 ,  単純化 ,  モデル