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J-GLOBAL ID：201702260493600382   整理番号：17A1350566

ハイエンド応用のための3Dパッケージング挑戦【Powered by NICT】

3D Packaging Challenges for High-End Applications

著者 (8件)： Agarwal Rahul ,  Kannan Sukeshwar ,  England Luke ,  Reed Rick ,  Song Yong ,  Lee WangGu ,  Lee SangHyoun ,  Yoo JinKun
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ECTC  ページ： 1249-1256  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,~400mm2論理ダイの3次元実装の間に提示された処理と統合課題を示し,議論した。論理ダイによる中間流としてプロセスに統合されたシリコン貫通ビア(TSV)を通して5x55μmのGLOBALFOUNDRIESの14nm技術を用いて作製した[1]。50μmまで薄くし,Amkor Technologyの線(MEOL)プロセスの中期エンドを使用して完全に作製された試験ウエハとTSVを明らかにした[2]。デバイス性能は性能の変化を検証しない間伐前後で測定した。ウェーハをダイシングし,底部と最上部の金型用質量リフロープロセスによるフリップチップボンディングを用いた多層積層板で行った集合。反り制御は100%濡れが達成されたことを確認した。二トップダイ(機械的高帯域幅メモリ(HBM)金型)はマイクロピラーを用いてこのスタック上に集合させた。新しい加工蓋はパッケージを適合し,パッケージの熱性能を改善するために設計した。熱改善を示す蓋設計のシミュレーションデータを提示した。最後に,パッケージは3次元(3D)集合後に試験した,T0集合収率データを提示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 記憶装置 ,  積層板 ,  *三次元 ,  濡れ ,  熱特性 ,  帯域幅 ,  間伐 ,  多層
準シソーラス用語： マイクロピラー ,  フリップチップ接続 ,  リフロー法 ,  ダイシング ,  シリコン貫通ビア ,  中間流 ,  三次元実装 , 【Automatic Indexing@JST】

分類 (2件)： 固体デバイス製造技術一般  (NC03030V) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： 応用 ,  3D ,  パッケージング