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J-GLOBAL ID：201702261060792154   整理番号：17A1781517

しきい値以下のレベルでの操作のためのe DRAM細胞へのFinFET導入の適合性【Powered by NICT】

Suitability of FinFET introduction into eDRAM cells for operate at sub-threshold level

著者 (4件)： Amat E. (Electronic Engineering Department, Universitat Polite`cnica de Catalunya (UPC), Barcelona, Spain) ,  Calomarde A. (Electronic Engineering Department, Universitat Polite`cnica de Catalunya (UPC), Barcelona, Spain) ,  Canal R. (Computer Architecture Department, Universitat Polite`cnica de Catalunya (UPC), Barcelona, Spain) ,  Rubio A. (Electronic Engineering Department, Universitat Polite`cnica de Catalunya (UPC), Barcelona, Spain)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： PATMOS  ページ： 1-6  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： サブしきい値範囲,それらは10nm FinFETデバイスで実行される時に効果があること利得セル埋込みDRAM(eDRAM)の,性能と信頼性の点で,実現可能性を調べた。サブV_T運転レベルで良好な電池性能(すなわち保持時間,アクセス時間,エネルギー消費)を達成するために個々のトランジスタリサイジングの使用を研究した。このシナリオでは,非対称メモリセルをresizing,書きこみアクセストランジスタのチャネル長とeDRAM細胞における静止デバイスの幅を変化させ,公称の場合に比べて保持時間と小さい面積オーバヘッドで3.5x増加を必要とするからである。さらに,細胞はサブV_Tレベルで動作させたとき,そのようなリサイジングは有意に変動性とソフトエラー(50%および1.9 ,それぞれ)に対する信頼性を改善した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *適応性 ,  利得 ,  *DRAM ,  非対称性 ,  記憶素子 ,  エネルギー消費 ,  ソフトエラー ,  呼出時間 ,  保持時間 ,  信頼性
準シソーラス用語： チャネル長 ,  電池性能 ,  埋込みDRAM ,  サブ閾値 ,  *FinFET , 【Automatic Indexing@JST】

分類 (2件)： トランジスタ  (NC03070N) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： しきい値 ,  DRAM ,  細胞 ,  FinFET ,  適合性