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J-GLOBAL ID：201702261571119549   整理番号：17A0825228

改良されたソフトエラー耐性のための16nm FinFET技術における電荷ステアリングラッチ設計【Powered by NICT】

Charge-Steering Latch Design in 16 nm FinFET Technology for Improved Soft Error Hardness

著者 (6件)： Narasimham Balaji (Broadcom Limited, Irvine, CA, USA) ,  Chandrasekharan Karthik (Broadcom Limited, Irvine, CA, USA) ,  Wang Jung K. (Broadcom Limited, Irvine, CA, USA) ,  Ni Kai (Vanderbilt University, Nashville, TN, USA) ,  Bhuva Bharat L. (Vanderbilt University, Nashville, TN, USA) ,  Schrimpf Ronald D. (Vanderbilt University, Nashville, TN, USA)
資料名： IEEE Transactions on Nuclear Science  (IEEE Transactions on Nuclear Science)
巻： 64  号： 1  ページ： 353-358  発行年： 2017年 
JST資料番号： C0235A  ISSN： 0018-9499  CODEN： IETNAE  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 非常に低い性能トレードオフと有意なSEU硬度を有する電荷ステアリングベースラッチ硬化技術を示した。混合モード3D TCADシミュレーションを用いて臨界感度ノードで収集した電荷の量を減少させる電荷ステアリングの効果を説明した。回路シミュレーションは,面積,速度とパワーペナルティのトレードオフは他の硬化方法と比較してはるかに低かったことを明らかにし,ヒステリシスおよび空間冗長性技術である。16nm FinFETプロセスで設計回路のためのアルファ粒子,重イオンおよび陽子試験結果は,低LET粒子に対して,DICE FF設計に匹敵し,有意なSEU硬度を示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 硬度 ,  重イオン ,  *ソフトエラー ,  ヒステリシス ,  混合モード ,  陽子 ,  臨界 ,  冗長性 ,  三次元 ,  回路シミュレーション ,  *電荷 ,  α粒子
準シソーラス用語： パワーペナルティ ,  TCAD ,  *FinFET , 【Automatic Indexing@JST】

分類 (2件)： 半導体の放射線による構造と物性の変化  (BK16123E) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： ソフトエラー ,  耐性 ,  FinFET ,  電荷 ,  ステアリング ,  設計