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J-GLOBAL ID：201702262098375668   整理番号：17A1653030

SMTを用いた制約付きのロケーティングアレイの生成について

On the generation of constrained locating arrays using an SMT solver

著者 (4件)： JIN Hao (大阪大 大学院情報科学研究科) ,  JIN Hao (産業総合技術研 情報技術研究部門) ,  CHOI Eun-Hye (産業総合技術研 情報技術研究部門) ,  土屋達弘 (大阪大 大学院情報科学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 117  号： 249(DC2017 20-32)  ページ： 55-60  発行年： 2017年10月12日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本研究では,ソフトウェアシステムに対するテスト手法の一例である組み合わせテストについて議論する。具体的には,組み合わせテストの拡張として,故障検出だけでなくその特定も実現できるように,ロケーティングアレイをテストスイートとして利用することを考える。既存のロケーティングアレイの研究では,テスト対象のシステムが有するパラメータ上の制約について考慮されていないことが問題であった。本研究では,制約を考慮したロケーティングアレイである制約付きロケーティングアレイの概念を導入し,このようなロケーティングアレイを,SMTソルバを用いて生成する方法を提案する。(著者抄録)

シソーラス用語： *理論 ,  *アレイ ,  *制約条件 ,  システム ,  組合せ ,  試験 ,  パラメータ ,  充足可能性問題
準シソーラス用語： *SMT【充足可能性理論】 ,  可能性理論 ,  *ロケーティングアレイ ,  ソフトウェアシステム ,  システムパラメータ

分類 (1件)： 計算機システム開発  (JD02010R)

引用文献 (20件)：

• Changhai Nie and Hareton Leung. A survey of combinatorial testing. ACM Comput. Surv., Vol.43, No.2, pp.11:1-11:29, February 2011.
• D. Richard Kuhn, Raghu N. Kacker, and Yu Lei. Introduction to combinatorial testing. CRC Press, 2013.
• D. Richard Kuhn and Daniel R. Wallace. Software fault interactions and implications for software testing. IEEE Transactions on Software Engineering, Vol.30, No.6, pp.418-421, June 2004.
• David M. Cohen, Siddhartha R. Dalal, Michael L. Fredman, and Gardner C. Patton. The AETG system: An approach to testing based on combinatiorial design. IEEE Trans. Software Eng., Vol.23, No.7, pp.437-444, 1997.
• Jacek Czerwonka. Pairwise testing in the real world: Practical extensions to test-case senarios. In Proc. of the 24th Pacific Northwest Software Quality Conference, pp.419-430. Citeseer, 2006.

タイトルに関連する用語 (2件)： SMT ,  制約