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J-GLOBAL ID：201702262926112131   整理番号：17A1729120

28nm FD-SOI技術の超低電力CMOS論理ゲートの設計空間調査【Powered by NICT】

Design-space exploration of ultra-low power CMOS logic gates in a 28 nm FD-SOI technology

著者 (4件)： Vohrmann Marten (Cognitronics and Sensor Systems Group, CITEC, Bielefeld University, 33619 Bielefeld, Germany) ,  Geisler Philippe (Cognitronics and Sensor Systems Group, CITEC, Bielefeld University, 33619 Bielefeld, Germany) ,  Jungeblut Thorsten (Cognitronics and Sensor Systems Group, CITEC, Bielefeld University, 33619 Bielefeld, Germany) ,  Ruckert Ulrich (Cognitronics and Sensor Systems Group, CITEC, Bielefeld University, 33619 Bielefeld, Germany)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ECCTD  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 超低電圧のための論理ゲートは,速度とロバスト性劣化,プロセス技術に関連する高から悩まされている。本研究では,28nm FD-SOI技術のための標準論理ゲートの自動設計空間探索のための方法論を示した。インバータとnand2ゲートの包括的設計空間探査は,サブしきい値電源電圧で逆バイアスの利点を示した。1fJの共通のエネルギー消費を用いたPareto点の比較は,インバータのための3.66%の最小変動は4積層トランジスタ(LVT型)を利用して達成されることを示したが,遅延は21%増加した。nand2ゲートでは標準CMOS実装(LVT型)は変動(3.84 %)と遅延(2.99 ns)の観点から伝送ゲートと積層伝送ゲートよりも優れていた。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： トランジスタ ,  *CMOS ,  ロバスト性 ,  エネルギー消費
準シソーラス用語： 逆バイアス ,  電源電圧 ,  サブ閾値 ,  設計空間探索 ,  低電圧 ,  *設計空間 ,  *論理ゲート ,  *超低消費電力 , 【Automatic Indexing@JST】

分類 (3件)： 論理回路  (NC05070B) ,  トランジスタ  (NC03070N) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： SOI技術 ,  低電力 ,  CMOS ,  論理ゲート ,  設計空間 ,  調査