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J-GLOBAL ID:201702263198822207   整理番号:17A1269779

60V電力pLDMOSデバイスのESDロバスト性に対する新規寄生SCRの影響【Powered by NICT】

Novel parasitic-SCR impacts on ESD robustness in the 60 V power pLDMOS devices
著者 (12件):
資料名:
巻: 2017  号: ICCE-Taiwan  ページ: 381-382  発行年: 2017年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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TSMC社の0.25μm,60Vプロセスにより作製したpLDMOS関連デバイスを調べた。ESD改善のために,いくつかのDUTへの電源は,ドレイン端またはガードリング領域における埋込みSCRを形成するN~+ゾーンを挿入することであった。テンションレグプラットホーム(TLP)試験結果から,ドレイン寄生SCR NPN型とpnp型のI_t2値は>7A,従来pLDMOS素子のそれ以上に達することができた。pLDMOS SCR NPN型のV_t1とV_h値はpnp型のそれよりも小さかった。pLDMOS SCR(環pn型)のV_h値はラッチアップ効果の高い免疫性のためのpLDMOS SCR(環pn type_Del Co)のそれより高かった。pLDMOS SCR(環pn型)のI_t2能力は3.223Aに達し,次に従来pLDMOS約251.8%増加した。pLDMOS SCR(環pn型)はESDロバスト性と抗ラッチアップ免疫のための良好な配置方法である。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】
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分類 (2件):
分類
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半導体集積回路  ,  固体デバイス計測・試験・信頼性 
タイトルに関連する用語 (4件):
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