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J-GLOBAL ID：201702263742032280   整理番号：17A1262281

精密CMOS RFICレイアウト生成のための効率的な2相ILPベースアルゴリズム【Powered by NICT】

An Efficient Two-Phase ILP-Based Algorithm for Precise CMOS RFIC Layout Generation

著者 (7件)： Tseng Tsun-Ming (Institute for Electronic Design Automation, Technical University of Munich, Munich, Germany) ,  Li Bing (Institute for Electronic Design Automation, Technical University of Munich, Munich, Germany) ,  Yeh Ching-Feng (Department of Electrical Engineering and the Advanced Institute of Manufacturing With High-Tech Innovations, National Chung Cheng University, Chiayi, Taiwan) ,  Jhan Hsiang-Chieh (Department of Electrical Engineering and the Advanced Institute of Manufacturing With High-Tech Innovations, National Chung Cheng University, Chiayi, Taiwan) ,  Tsai Zuo-Min (Department of Electrical Engineering and the Advanced Institute of Manufacturing With High-Tech Innovations, National Chung Cheng University, Chiayi, Taiwan) ,  Lin Mark Po-Hung (Department of Electrical Engineering and the Advanced Institute of Manufacturing With High-Tech Innovations, National Chung Cheng University, Chiayi, Taiwan) ,  Schlichtmann Ulf (Institute for Electronic Design Automation, Technical University of Munich, Munich, Germany)
資料名： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻： 36  号： 8  ページ： 1313-1326  発行年： 2017年 
JST資料番号： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： モノ市場のプロセス技術とブームインターネットが進むに伴い,ミリ波CMOS RFICは急速に進化し,近年広く応用されている。CMOS RFICの性能は,チップレイアウトに非常に敏感であり,マイクロストリップの長さの小さな変動は,回路性能に大きな影響を引き起こす可能性がある。これはチップ設計のためのはるかにシミュレーション努力を含む時間調整プロセス,市場までの時間の主要なボトルネックとなっているが得られた。本論文では,二相から成る進行性整数線形計画法ベース法を紹介した1)地球レイアウト発生と2)反復確認。地球レイアウト生成相では,最終設計のトポロジーを決定するためのレイアウト平面性とデバイス接続関係のような最も重要な制約に焦点を当てた。これは反復検証段階における正確なモデルを構築するための基礎を提供する。法を適用することによって生成されたレイアウトは,与えられたレイアウト面積内の,間隔/非交差則,正確な長さ,および曲げ数最小化を含む,マイクロストリップ線路の非常に厳しい経路選定要求を満たすことができる。得られたRFICレイアウトは両性能と面積に優れシミュレーション同調基づく手動レイアウトと比較してベンドはるかに少ないが,レイアウト生成時間は数週間分から有意に低下した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 平坦性 ,  高速度 ,  整数線形計画法 ,  *CMOS ,  経路選定 ,  マイクロストリップ線路 ,  地球 ,  同調 ,  回路特性 ,  位相幾何学 ,  EHF波 ,  シミュレーション
準シソーラス用語： ベンド ,  *RFIC , 【Automatic Indexing@JST】

分類 (2件)： 集積回路一般  (NC03161C) ,  CAD,CAM  (JE10000A)

タイトルに関連する用語 (5件)： CMOS ,  RFIC ,  レイアウト ,  ILP ,  アルゴリズム