文献

J-GLOBAL ID：201702266409408190   整理番号：17A0381031

FinFET6T SRAM,8T SRAMとDICEメモリセルのSEU耐性【Powered by NICT】

SEU tolerance of FinFET 6T SRAM, 8T SRAM and DICE memory cells

著者 (2件)： Sajit Ahmed S. (College of Engineering and Computer Science, California State University, Fullerton, 92834-6870, U.S.A.) ,  Turi Michael A. (College of Engineering and Computer Science, California State University, Fullerton, 92834-6870, U.S.A.)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： CCWC  ページ： 1-5  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： FinFET6t,8t,二重インターロックされた貯蔵細胞(DICE)SRAMセルとシングルイベントアップセット(SEU)実装を本報で提示した。技術スケーリングが単一イベントのアップセット,短チャネル効果,誘電漏洩,及びより高い感度などの多くの課題に直面している。SEUメモリシステムの安定性に重要な役割を果たしている。SEUに低感度で記憶システムはより良い安定性と信頼性を提供する。SEUが減少回路ノード容量,ノードが単一イベントのアップセットを起こしやすいするため小さい技術サイズで生じる。SEUは,医学,航空宇宙などの分野で壊滅的な状況につながる可能性がある。一般的に,FinFETは,全ての細胞の漏れ電流の大きな減少を示した。8T SRAM LP_INV細胞は非照射環境への関心の細胞の中で最良の全体的性能を示した。しかし,6Tと8T細胞は数ピコ秒から異なる振幅のSEUに抵抗する保持状態中のナノ秒の第十にできたが,それらは読み出し動作中のSEUを受けやすかった。一方,各パストランジスタ当り1フィンと各インバータトランジスタ当たり2フィンを有するLP DICE細胞が単一イベントのアップセットに対して大きな性能と免疫 保持状態中および読取状態の全期間で数ナノ秒の抵抗を示した。SEUは細胞にもこの細胞の構造は細胞を回収その定常状態にするバックアップ電池を提供するためである;これはLP DICE細胞を放射環境での使用のための良好な候補である。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： ピコ秒 ,  SEU【シングルイベント】 ,  *SRAM ,  ナノ秒 ,  短チャネル効果 ,  バックアップ ,  *記憶素子 ,  フィン ,  記憶方式 ,  漏れ電流
準シソーラス用語： 定常状態 ,  パストランジスタ ,  *FinFET ,  航空宇宙 ,  インタロック , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： SRAM ,  メモリセル ,  SEU ,  耐性