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J-GLOBAL ID:201702267431437679   整理番号:17A1029346

16nm FinFET論理経路のためのソフトエラーマスキングのエネルギーと遅延のトレードオフ:近しきい値領域におけるプロセス変動の調査と影響【Powered by NICT】

Energy and Delay Tradeoffs of Soft-Error Masking for 16-nm FinFET Logic Paths: Survey and Impact of Process Variation in the Near-Threshold Region
著者 (4件):
資料名:
巻: 64  号:ページ: 695-699  発行年: 2017年 
JST資料番号: W0347A  ISSN: 1549-7747  CODEN: ITCSFK  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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近しきい値電圧(NTV)動作をその大幅な省電力効果よりも相対的に小さい性能劣化のバランシングによる低電力回路設計と認識アプローチを提供する。しかし,スケーリング電圧と技術プロセスはNTVで動作するシステムのための放射線誘起ソフトエラーへの感受性増加を生じさせる。本短報では,この三一般的に利用される冗長性アプローチのための記憶素子における組合せ論理とシングルイベントアップセットにおけるシングルイベント過渡現象を隠し,すなわち,空間的,時間的,空間的および時間的の両方のハイブリッドへの代替案の評価のための新しい結果を開発した。各手法の性能とエネルギー影響をNTV操作で定量化した。NTVでのしきい値電圧変動の増加効果の影響は全ての冗長システムのための評価した。HSPICEのシミュレーションによる予測技術モデルNanGateオープンソースライブラリーによるモデル化された45nm MOSFET平面と16nm高k/金属ゲートバルクフィン型電界効果トランジスタ構造のエネルギーと性能変化を比較することにより,技術スケーリングの影響を調べた。結果は,時間的冗長性(22.34%)の遅延変動である三重モジュール冗長性と自己投票二重モジュール冗長性の両方の変動(それぞれ31.6%と35.2%)より低いことを示し,16nmの変動は,両の45nm技術ノードの下である。平均して,ゲート16nmバルクFinFETデバイスを用いたNTVで動作するエネルギー消費を低減し,冗長システムの性能への影響を招く。ゲート16nmプロセスに基づくを利用した時間的冗長性は空間冗長性アプローチと比較して,27.6%の遅延増加で56.2%の省エネルギーを達成した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】
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分類 (3件):
分類
JSTが定めた文献の分類名称とコードです
信号理論  ,  増幅回路  ,  ディジタルフィルタ 

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