文献

J-GLOBAL ID：201702267651959458   整理番号：17A1645883

NMOSベース負性微分抵抗を用いた1ビット全加算器の設計【Powered by NICT】

Design of 1-bit full adder using NMOS based negative differential resistance

著者 (3件)： Chowdhury Subhajit Dutta (Electronics and Communication Engineering Department, Institute of Engineering and Management, Kolkata, West Bengal) ,  Chaudhuri Rajarshi Roy (Electronics and Tele-Communication Engineering Department, IIEST Shibpur, West Bengal) ,  Sarkar Mili (Electronics and Communication Engineering Department, Institute of Engineering and Management, Kolkata, West Bengal)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： DevIC  ページ： 630-636  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文ではMOSFETで構成された負性微分抵抗(NDR)回路を用いた1ビット全加算器の新しい実現法を提案した。設計は双安定遷移論理要素(MOBILE)理論への単安定に基づいている。この回路において,負荷と運転者のNDRのピーク電流レベルは,論理入力,異なる入力に対して異なる出力を生産するに従ってNDR要素に並列に接続したn-MOSデバイスのゲート電圧を制御することにより調節される。このNDRベース全加算器回路の主要な利点は,その電力効率と単純さである。手術の高速もNDR要素を用いて得ることができる。回路では,電流の大きさは,低消費電力の低い熱散逸,高い安定性と信頼性を保証することを生成するいくつかのマイクロアンペアのオーダーであった。回路を標準の0.18μm技術に基づいて設計した。回路シミュレーションソフトウェア,CADENCEとMATLABを用いて行った。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電力効率 ,  信頼性 ,  MOSFET ,  *NMOS構造 ,  高速度 ,  双安定性 ,  電流 ,  回路シミュレーション
準シソーラス用語： MATLAB ,  熱散逸 ,  低電力化 ,  ゲート電圧 ,  ピーク電流 ,  *全加算器 ,  *負性微分抵抗 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  論理回路  (NC05070B)

タイトルに関連する用語 (5件)： NMOS ,  負性微分抵抗 ,  ビット ,  全加算器 ,  設計