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J-GLOBAL ID：201702267989636186   整理番号：17A1567949

積分確率計算を用いたディープニューラルネットワークのVLSI実現【Powered by NICT】

VLSI Implementation of Deep Neural Network Using Integral Stochastic Computing

著者 (5件)： Ardakani Arash (Department of Electrical and Computer Engineering, McGill University, Montreal, QC, Canada) ,  Leduc-Primeau Francois (Department of Electrical and Computer Engineering, McGill University, Montreal, QC, Canada) ,  Onizawa Naoya (Research Institute of Electrical Communication, Tohoku University, Sendai, Japan) ,  Hanyu Takahiro (Research Institute of Electrical Communication, Tohoku University, Sendai, Japan) ,  Gross Warren J. (Department of Electrical and Computer Engineering, McGill University, Montreal, QC, Canada)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 25  号： 10  ページ： 2688-2699  発行年： 2017年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 深いニューラルネットワーク(DNNs)のハードウェア実装は,最近多くの関心を集めている:実際に多くの応用は,ハードウェア実装に適する高速操作を必要とする。しかし,多数の要素と複雑な相互接触を必要とするのが通常,大面積占有と大量消費電力をもたらした。確率的コンピューティング(SC)は,低電力面積効率の良いハードウェア実装のための有望な結果を示している,既存の確率的アルゴリズムは長い潜時を引き起こす長い流れを必要とする。本論文では,確率計算の整数形を提案し,いくつかの基本的回路を導入した。積分SCに基づくDNNの効率的な実装を提案した。提案したアーキテクチャは,Virtex7フィールドプログラマブルゲートアレイ上で実装された,文献で報告されている最良のアーキテクチャと比較して面積と潜時の45%と62%の平均減少をもたらした。も65nm CMOS技術における回路を合成し,著者らは,提案した積分確率的アーキテクチャは,同じ誤分類率での二成分基数実装と比較したエネルギー消費の21%までの減少をもたらすことを示した。確率的アーキテクチャのフォールトトレラント性質のために,著者らは性能を損なうことなしに,二元基数実行に関するエネルギー消費の33%削減をもたらすことを準同期実装を考察した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *超LSI ,  アルゴリズム ,  *ニューラルネットワーク ,  消費電力 ,  *積分 ,  計算機アーキテクチャ ,  エネルギー消費 ,  FPGA ,  高速度 ,  フォールトトレランス
準シソーラス用語： 基数 ,  面積効率 ,  低電力化 ,  ハードウェア実装 ,  *ディープニューラルネットワーク , 【Automatic Indexing@JST】

分類 (2件)： 集積回路一般  (NC03161C) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 積分 ,  確率 ,  計算 ,  ディープニューラルネットワーク ,  VLSI