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J-GLOBAL ID：201702268498752194   整理番号：17A1356833

フルチップ静電力完全性のためのトランジスタレベルモノリシック3D標準セルレイアウトの最適化【Powered by NICT】

Transistor-level monolithic 3D standard cell layout optimization for full-chip static power integrity

著者 (4件)： Ku Bon Woong (School of ECE, Georgia Institute of Technology, Atlanta, USA) ,  Song Taigon (Synopsys Inc., Mountain View, CA, USA) ,  Nieuwoudt Arthur (Synopsys Inc., Mountain View, CA, USA) ,  Lim Sung Kyu (School of ECE, Georgia Institute of Technology, Atlanta, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISLPED  ページ： 1-6  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 既存トランジスタレベルモノリシック3d(T M3D)標準セルレイアウトは折畳み方式,プルダウンネットワークは折り畳まれた設置プルアップネットワーク上に単純にに基づいている。本論文では,新しいレイアウト法,スティッチング方式,改良された電池性能と電力完全性に対する標的を提案した。各レイアウト方式に関する広範な解析を行い,スティッチング方式のタイミング/電力利益を評価した。接地とパワーレールは折畳みスキームによるT M3Dレイアウトにおける重複したので,折畳みT M3D ICの電力供給ネットワークのための設計方法論静的電力完全性に及ぼすT M3Dセルレイアウト方式の影響を評価することを提案した。イソパフォーマンスで2D ICと比較して,ステッチングT M3D ICは6%電力節約,14nm技術ノードでは1%以上の静的IR降下と44%の面積節約の最大値を示す折畳みT M3D ICは,静的電力完全性の深刻な劣化を受け,信頼性問題を引き起こしている。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *三次元 ,  信頼性 ,  電力供給 ,  *標準電池 ,  *完全性 ,  ネットワーク ,  *最適化 ,  *電力 ,  折畳み ,  接地
準シソーラス用語： 設計方法論 ,  電池性能 ,  *静電気力 , 【Automatic Indexing@JST】

分類 (3件)： CAD,CAM  (JE10000A) ,  プリント回路  (NA05040O) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： 静電力 ,  完全性 ,  3D ,  標準セル ,  レイアウト ,  最適化